Error: (vsim-3033)

泥土

大家好！有人知道这是什么问题吗？，我仿真PLL的时候编译通过啦，起动仿真的时候调用（ModelSim-Altera）错误提示如下：

# M2 Z2 q' I4 z: a9 ]# Loading work.PLL_test
# ** Error: (vsim-3033) E:/FPGA/mypllexample/PLL/simulation/modelsim/PLL.vt(22): Instantiation of 'PLL' failed. The design unit was not found.
9 \5 O% I$ _/ y, y* ]#         Region: /PLL_test
5 k) i0 A8 `! x#         Searched libraries:
% p- ^+ i( b. U/ ]5 K6 p, ~#             d:\altera\11.1\modelsim_ae\altera\verilog\altera
#             d:\altera\11.1\modelsim_ae\altera\verilog\220model
5 n% q! R+ Z0 N( K, F3 p#             d:\altera\11.1\modelsim_ae\altera\verilog\sgate
1 B/ v/ N' Z* D#             d:\altera\11.1\modelsim_ae\altera\verilog\altera_mf
- \5 m, @1 E2 h* H) R& ]#             d:\altera\11.1\modelsim_ae\altera\verilog\altera_lnsim
3 v9 y5 F6 A1 A# x9 o+ O8 H5 N#             d:\altera\11.1\modelsim_ae\altera\verilog\cycloneii
#             E:\FPGA\mypllexample\PLL\simulation\modelsim\rtl_work
#             E:\FPGA\mypllexample\PLL\simulation\modelsim\rtl_work
#             E:\FPGA\mypllexample\PLL\simulation\modelsim\rtl_work
# Error loading design
# Error: Error loading design
#        Pausing macro execution
# MACRO ./PLL_run_msim_rtl_verilog.do PAUSED at line 12

泥土

gn165625076 发表于 2012-7-28 15:50
检查一下testbench吧

hehe ,多谢关照，不过小弟已经搞定啦，在仿真理图的时候，在TestBench中调用模块的时候写的外部IO的端口名是错误的，后来改为模块的端口名就OK啦。

gn165625076

检查一下testbench吧

泥土

hehe 问题搞定啦，自己犯了低级错误，模块名调用错啦。。。

泥土

首先自己要给力的顶