DDR3布局及走线

lingyun08 · 发表于 2012-7-18 10:44

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RT，下图是我师兄的一个DDR3练习文件，想请教下大侠，这种布局及走线有哪些地方不合理，需要优化的。欢迎大家指导

yingge63 · 发表于 2013-1-5 13:07

第一点：此板子如果板厚是1.6的话这个板子可能没有办法正常工作。因为差公4mil宽4MIl线间距。不可能达到100的阻抗。第二：时钟信号线比数据信号要长得多。数据线等长差别太大。时钟信号线等差50以上了。所以这个板子运行稳定性不行。

Junhao · 发表于 2012-12-30 14:39

好难啊

Junhao · 发表于 2012-12-30 09:46

不明白CLK为什么要走那么长

Junhao · 发表于 2012-12-29 16:22

学习

dgwq · 发表于 2012-10-29 14:23

青虫发表于 2012-9-13 23:18 ) {7 m- j: y% t/ N* T: o
现在回答算不算晚？5 o6 `, p7 E5 b/ C
% U1 i( E, c; r- E. ~8 j. X
问题有以下几条：

好像同组同层比较难啊，

zhangjinhe · 发表于 2012-10-25 18:14

青虫发表于 2012-10-25 12:52 / k% ]6 a l8 F1 ]9 y, w$ h: y; k
走菊花链，线间距保证有3W,，数据线8位同层

那走线的时候要求同组数据的线走的等长吗？

青虫 · 发表于 2012-10-25 12:52

zhangjinhe 发表于 2012-10-24 21:14
" K+ X" n G$ ~" l请问大侠走DDR的线有什么根据吗请传授点经验因为最近在学习BGA的板子真是不知道像DDR这样的线怎么走、 ...

走菊花链，线间距保证有3W,，数据线8位同层

zhangjinhe · 发表于 2012-10-24 21:14

青虫发表于 2012-9-13 23:18 ) v5 m# _- \6 r5 |, F& ]
现在回答算不算晚？
' a. Q$ W3 c! d z* d. S2 S4 U4 m$ O. }
问题有以下几条：

请问大侠走DDR的线有什么根据吗请传授点经验因为最近在学习BGA的板子真是不知道像DDR这样的线怎么走、、、、、、

Apollo_927 · 发表于 2012-10-24 20:44

新手盲听一下DDR! 灌点耳音！

redeveryday · 发表于 2012-10-22 11:08

yang1400 · 发表于 2012-9-15 15:28

学习@1

lingyun08 · 发表于 2012-9-15 11:48

恩，谢5楼指点，不过对于第二点我有点自己看法，他这个数据线无法实现分组同层哈。扇出就只能这样了

冠少H · 发表于 2012-9-14 16:54

学习下了

weihuaping118 · 发表于 2012-9-14 14:20

说的好

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