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求助代码编译问题

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发表于 2012-6-26 16:43 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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本人新手,下面是一Verilog HDL程序代码,为什么总是编译不成功啊,恳请知道的帮助解决一下啊,
  V* {" @7 Q9 }0 E4 r/ L0 Kmodule ihq_counte(rst,clk,ihq_control,ia,ib,ic,iap,ibp,icp,iahq,ibhq,ichq);/ _) W) E+ S) r8 A$ c. H
input rst;
  g( W8 V; |: }4 k' I, Vinput clk,ihq_control;0 C3 M. A" b, o
input[15:0]ia;
( |( ~( L2 u; ]6 H+ Zinput[15:0]ib;) L* _# b$ {, @8 F) l, Z1 ]2 _) F' i
input[15:0]ic;3 A- w, B7 G" v* i! \
input[15:0]iap;
) q6 s: j9 J4 x- b- zinput[15:0]ibp;7 N! F2 U: Y+ @6 |- s* W3 H) h
input[15:0]icp;
1 @' i5 ]- A- h; t4 Noutput[15:0]iahq;
$ r3 _# m4 h9 o- \9 Joutput[15:0]ibhq;, p' I( s4 h8 w* T/ V
output[15:0]ichq;8 _9 c7 R8 s5 V0 z4 `9 _0 j
reg signed[15:0]a1,a2,a3,bl,b2,b3,cl,c2,c3,iahq,ibhq,ichq,iahq1,ibhq1,ichq1;- O: Q$ ~, e; N+ ~( @
always @(posedge rst or posedge ihq_control)9 w4 w1 l' V) D
if(rst)1 q0 t8 j1 J% a2 y" S1 Y
begin
3 f1 Q0 e- w! D: Z6 V! }iahql=0;: _* [& g6 }% K9 v
ibhql=0;
$ ?; C9 S! w5 S. W( [3 U  ~ichql=0;
" i5 a* i: |2 Qend6 T# {& J; ?8 R( T! e9 z2 H( W
else if(clk)+ K8 t4 b- n2 ]) F$ l
begin
8 P' R: T2 `  t& w7 {2 Jiahq=ihaql;! [  n% D! ]9 S, M
ibhq=ibhql;
# V$ H& m3 e: y! y' Michq=ichql;
2 a- O/ X: u* ?" X+ d: }6 t' F( uend  o4 O0 T- J) g1 r! {/ T
else
4 A  `7 U* C; v8 B
/ Y: D( P: c2 X. ]# k* V2 m9 obegin
4 @- q  P' j; P/ c, b2 y9 O& A3 fif(ia[11]==0)al=ia;! X  Z- O9 J# K
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al=ia;% m& p  I) f: `% Y/ f
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end* |* N. @5 O$ `7 q# x/ i7 @5 N  y
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: `  u1 b2 y2 H+ ~8 ]else
1 m% y$ N$ N, x; {begin
  S% R0 ^, y. X( Sa2=a2>>3;: w8 r$ a6 W* R
a2[15:13]=7;+ [2 F6 o! a5 r2 B# z
end/ I2 C$ G0 z9 ?; c$ q3 H
if(ib[11]==0)b1=ib;
5 ~& c- o/ \. p0 [% ]( h4 Aelse) t, ^$ M0 e" D, O  w1 i
begin& q/ `3 H9 H' ]9 A$ u
bl=ib;( p; Q6 E- H8 L+ A
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end. _( r; C# C9 E2 [1 s7 `$ Q
b2=ibp;
% k4 F% g. v* M8 F& w0 b# zif(b2>0)b2=b2>>3;( m- N1 D% n4 Q8 y) C
else' S7 t4 f: |# B4 j3 g
begin
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if(ic[11]==0)cl=ic;
9 ]/ u+ c" @* I7 {& x6 c* @& nelse3 r! s" R: ^! b
begin
$ G5 V% @) z5 E( p2 \* ]cl=ic;
# F* v( `1 e* x3 E+ A& ?4 fcl[15:12]=15;
; p! O+ m' U0 a7 t9 l3 Vend
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end
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iahql=a3;  s/ g) J8 e. Z8 m5 H) z
ibhql=b3;
1 w2 c, K  `: U% [* fichql=c3;
7 B4 `' P% M7 M; qend8 Y- f2 d5 y7 X" g" c# A  ^
endmodule
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发表于 2012-8-2 17:20 | 只看该作者
老大你工程名和你模块名字相同吗?你怎么不黏贴出问题所在?

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发表于 2012-8-2 17:34 | 只看该作者
我看你代码了,你错误原因是很多信号没有定义呀,你直接用的,这些不知道是输入还是输出呀,你根据你的情况改一改吧

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发表于 2012-9-3 13:41 | 只看该作者
always里面最好用非阻塞赋值啊。还有clk信号和ihq_control信号会不会同时动作,导致 if else执行起来有冲突啊?
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