DDR2_JESD79-2F 关于DQ输入建立时间/保持时间的疑惑？

mengzhuhao

DDR2_JESD79-2F 关于DQ输入建立时间/保持时间的疑惑？

0 v# @! d5 m# U, ]3 H2 \P89页内容：
以SSR2-400为例
2 h0 h! w+ D. x7 E/ [
2 e+ v. H! _% Z/ C% fDQ and DM input setup time (differential strobe) tDS(base)=150ps
, j5 a9 W/ m! t" Q' i. Z' ?3 P) bDQ and DM input hold time (differential strobe) tDH(base)=275ps
) d* Y8 E' l) w; Z7 G; m6 O2 A
& z2 E$ L, H. @# |# H
DQ and DM input setup time (single-ended strobe) tDS1(base)=25ps
DQ and DM input hold time (single-ended strobe)  tDH1(base)=25ps

. A, D" `8 w" R: E. S! W+ y( O从给出的数据上有一些疑惑：
6 `7 Z# B7 n6 O/ A  ?$ w为何differential strobe状态下的建立/保持最小时间比single-ended strobe状态下的建立/保持最小时间要大呢？

从理论上应该怎么理解这个规范的差异？

是使用了differential strobe要牺牲建立时间的富裕度么？

onenavigator

mengzhuhao 发表于 2012-5-31 14:41
有个地方我想是不是我理解错误了

DDR2 400/533单端DQS

2 S. O% \8 n% k& `7 k& @: m不知道版主这个问题有答案了吗？按照规范，DQS slew rate=4 V/ns是不是差分模式下要求的最大速率转换值？单端模式下DQS slew rate=2 V/ns为最大速率转换值？

mengzhuhao

有个地方我想是不是我理解错误了

DDR2 400/533单端DQS
) `7 a: I3 F# v; o4 M9 k（1）规范P89页内容中tDS(base)=tDH(base)=25ps
（2）按照规范DQ slew rate=1.0V/ns；DQS slew rate=1 V/ns，查P96页Table 46可以看到修正值均为0
" \4 \$ d9 v' |* }6 N8 a（3）tDS=tDS(base)+ΔtDS=25ps+0=25ps
' s/ [; Z7 V* I1 v（4）归一化到差分模式需要增加的时间：(VIH(dc)min-VREF)/(1 V/ns)=0.125V/(1 V/ns)=125ps，这样tDS(归一化)=tDS+125ps=150ps
, j9 I" D0 W3 O4 ^( J（5）查规范可以知道差分模式下tDS(base)=150ps，按规范DQ slew rate=1.0V/ns；DQS slew rate=2 V/ns，查到的修正值为0
" e1 c. O* W2 i（6）所以按照规范的话，单端归一化于差分的建立时间是一样的
' L  ^& Y4 D9 d% s
' A8 |! o* m, p$ v3 h5 P（7）同理，对于保持时间tDH=tDH(base)+ΔtDH=25ps+0ps=25ps
（8）归一化到差分模式需要增加的时间：(VREF-VIL (ac)max)/(1 V/ns)=0.25v/(1 V/ns)=250ps，这样tDH(归一化)=tDH+250ps=275ps
（9）同样跟差分模式下的tDH(base)=275ps是一样的


" \1 S; k' g4 Q7 X（10）在DQ slew rate=1.0V/ns的条件下，DQS slew rate=1.5 V/ns或DQS slew rate=2 V/ns时，差分修正值均为0，单端还得加上修正值，这时的单端的建立时间与保持时间均大于单端

+ Y7 E; j" U6 q; a(11)按照规范，DQS slew rate=4 V/ns是不是差分模式下要求的最大速率转换值？单端模式下DQS slew rate=2 V/ns为最大速率转换值？

1 l  u- d: a2 |  A; l
(12)如果上面理解正确的话，是不是差分实际测量的建立时间与保持时间，直接与tDS=tDS(base)+ΔtDS、tDH=tDH(base)+ΔtDH比；
* x4 |+ Y. m6 r* U单端模式测量的建立时间与保持时间，要与tDS(归一化)、tDH(归一化)比即可？

qiangqssong

学习下！！

mengzhuhao

是不是这样理解的呢：
" q4 X* e+ Z9 W* W
1 b* `3 }. D& Y7 P“例如，写操作时当DQ测得的斜率为1.5V/ns，DQS斜率为3.0V/ns时，测得的DQ – DQS建立/保持时间需要加上67ps的修正值之后方能与标准中规定的最小建立/保持时间相比较。”

7 z+ @: k* |1 x4 p* I, t0 p那么是不是这样的呢：
6 P4 o1 c2 F% h0 d; M: r( j测试到的建立时间+67ps>tDS(base)=100ps 时才能算符合标准
测试到的保持时间+21ps>tDH(base)=175ps 时才算符合标准
* o4 D0 M$ X1 h0 d2 g! w" w

mengzhuhao

P97里面规定的差分DQS下的tDS是不是等于P89页(base)=150ps？
) d2 {! I% f/ `4 ^+ W; T% K因为从时序看，这段时间是一段稳定电平时间加一段转换速率的时间

# S, a) Y! x+ w  Q6 mP75页规定测试的Differential input AC logic level Vid（min）=0.5V
换算到P97页所示时序中的话，可算出其中一半的时间，就是
) m- N) ~) a2 w(0.5V/2)/(2V/ns)=125ps，那么稳定电平的时间段是不是就是150ps-125ps=25ps了？
% R3 z4 ?* X3 A5 H
如果单端算出的时间要归一化到差分模式的话
5 E+ u3 b, l5 ]/ H4 H  X6 o是不是就是
% s1 W) h2 m& C' B; z. \" i" itDS=(VIH(dc)min-VIL (ac)max)/(2V/ns)=(0.125V+0.25V)/(2V/ns)=187.5ps？

mengzhuhao

001__力科DDR2测试解决方案-Ethan》（百度文库）
时序测试这部分中有段这文字，摘录如下：

“时序测试部分主要对DDR2数据、时钟及控制线上各种时序进行测量，包括数据输入建立/保持时间、数据输出保持时间、数据读/写时DQS前导/后续时间、时钟半周期宽度、DQS输入高/低脉冲宽度等等二十余项参数。其中，在对数据输入建立/保持时间（tDS、tDH）进行测量时，JEDEC标准规定需要根据写数据时的DQ及DQS信号斜率对测得的建立保持时间进行修正。下表为JEDEC标准中对应DDR2 667/800的输入建立/保持时间修正参数表。例如，写操作时当DQ测得的斜率为1.5V/ns，DQS斜率为3.0V/ns时，测得的DQ – DQS建立/保持时间需要加上67ps的修正值之后方能与标准中规定的最小建立/保持时间相比较。”

0 N  ?6 B* |  {8 Z+ P: V3 w( D按照这个思路：
) q' i4 w6 f7 n% |" q
+ C/ ~4 K" ?7 i标准里面规范DDR2 667/800时候的tDS(base)=100ps；tDH(base)=175ps
) P7 S; Y' j- V: v对应DQ斜率为1.5V/ns，DQS斜率为3.0V/ns时的修正值分别为67ps与21ps
这时tDS=tDS(base)+67ps=100ps+67ps=167ps；tDH(base)=tDH(base)+21ps=175ps+21ps=196ps
9 J& d) }; Y# x) w* Z, T0 ?6 y
那么是不是就有：
测试到的建立时间+67ps>167ps时才能算符合标准
测试到的保持时间+21ps>196ps时才算符合标准

8 r! s  z4 p7 }- t% j( K# |3 Q-------------------------------------------------------------------
上面是差分的例子，现在在回到DDR2 400/533单端DQS下的情况，再重新梳理一下思路
& I: [* K3 Q" L6 Z
! Y/ B1 I: n8 ^. }6 w（1）规范P89页内容中tDS(base)=tDH(base)=25ps
（2）规范P74页内容中“Specific Note 6 Timings are specified with DQs, DM, and DQS’s (DQS/RDQS in single
+ {3 \) _. k9 F& l) {# w! a
ended mode) input slew rate of 1.0V/ns”是否就可以理解为不管是差分DQS还是单端DQS，被测的DQ的slew
' n$ q2 J/ r4 U: Y2 e
" O  p' V7 j- E, T/ e. lrate=1.0V/ns
（3）按照规范P95页内容“Specific Note 7 Timings are specified with CK/CK differential slew rate of 2.0

: v; _. [2 o- P7 m6 ^& jV/ns. Timings are guaranteed for DQS signals with a differential slew rate of 2.0 V/ns in differential

" W9 b4 M' n8 r' y; Nstrobe mode and a slew rate of 1 V/ns in single ended mode. See Specific Notes on derating for other slew

9 X/ ^: {' i5 }rate values.”
此时的DQS slew rate=1 V/ns
  H( s9 G: E0 c4 a（4）这样DQ slew rate=1.0V/ns；DQS slew rate=1 V/ns，查P96页Table 46可以看到修正值均为0
（5）从P98图示的DQ与DQS之间下降沿tDS是VIL(ac) max至VIH(dc) min之间的这段时间
$ S- i- A( D5 N" t/ ~查P74页Table 20 — Input DC logic level与Table 21 — Input AC logic level

0 J  O' I/ A, }" k9 v. J9 E  `  i  kVIH(dc)min=VREF + 0.125V
0 I+ I6 G0 C2 G7 L1 j  K4 w4 M+ Y% sVIL(dc)max=VREF - 0.125V
VIH (ac)min=VREF + 0.250V (DDR2 400/533)
VIL (ac)max=VREF - 0.250V (DDR2 400/533)

1 b8 ]0 U8 l' C: A! ~3 C
9 q7 [& d: c7 B$ K% gΔTF=(VREF(dc) - VIL (ac)max)/(1 V/ns)=0.250V/(1 V/ns)=250ps
tDS=(VIH(dc)min-VIL (ac)max)/(1 V/ns)=(0.125V+0.25V)/(1 V/ns)=375ps
' v7 Z7 i4 X5 h
按这个时序图里面算出的时间比查表算出的25ps大

“注意到上面的两种不同DQS形式的差异：对于单端，即使在补偿后，仍然还是"base",也就是说，单端信号仍然是建立时

间是参考dc，保持时间参考ac参考page97的table85，page98的table86.这个时候，我们需要加上DQ的边沿时间，将其换
( T* A( M% D2 h. h; y  n
算到Vref的电压点。”
( Y! m* G3 `! c2 X* i
6 X2 U( B, l; q9 S* R3 ]其中“page97的table85，page98的table86”我在JESD79-2F没找到，是不是笔误？
另外“我们需要加上DQ的边沿时间，将其换算到Vref的电压点。”这是加上了ΔTF或者ΔTR？

2 m" O" P/ B9 Y/ _% a; A- l6 y所以这块在理解上还是有一些困惑在里面
; I/ z& V6 E$ ^+ J+ ~7 H
因为在差分的时候也同样存在ΔTF或者ΔTR

mengzhuhao

% R2 p/ Y: @& B: m% M, m下面的理解是否正确呢

P94页“Timings are specified with DQs, DM, and DQS’s (DQS/RDQS in single ended mode) input slew rate of 1.0V/ns”
; J8 `0 L& y0 S. Y8 [当单端strobe时的slew rate=1 V/ns，查P96页表可以看到ΔtDS1与ΔtDH1的修正值为0

跟差分strobe时的slew rate=2 V/ns，查表Table 44 修正值也为0

按照这个思路：
$ R$ K* z2 y, d1 Q
1 ^; `; F1 Q* e" I6 c) |- d/ C对照P98页：单端strobe的tDS=(0.125V+0.25V)/1 V/ns=375ps

5 c  ]# N( A+ U( S. e单端strobe的总建立时间tDS1=tDS1(base)+375ps=400ps？
+ t+ o9 v) R' t" q