DDR2中clock与dqs之间的时序关系

icy88

我们都知道,DDR2为源同步时钟的时序关系,其中dq/dm与dqs, address/command与clock,这两组的时序关系比较明朗,即前者为数据,后者为数据的触发信号,DDR2还有一组即dqs与clock的时序关系,这两者似乎只有在驱动端有联系,而在接收端没太大的联系,对于这一组的信号时序一直存在疑惑,望高手解疑,另欢迎大家讨论,重赏!

ann_wz

yuxuan51 发表于 2012-5-9 13:20
% |9 ?+ A* l% O6 o3 h1 `你说的这个情况是DDR3，由于DDR3的时钟与地址，控制线为菊花链结构，导致时钟到每一个颗粒的时钟没法保证 ...

读写平衡不是针对，，ddr3 fly by拓扑里面的读写命令控制信号，读写平衡保证每个颗粒的读写命令的到达时间一致，保证同一个字节的数据同时写入或者读出，其实应该不是调节dqs跟时钟的之间的关系对不？

lizongshan

DQS可以根据CLK调节来更好的匹配DQ

wudilanyang

学习了，留下足迹，谢谢！

ebony_l2RYD

学习学习

libing3062

学习了！！！！！！！！！

ann_wz

顶一个，的，啊

TZD123456789

这里面大有学问，看过一些资料，晕头转向滴。。

yejialu

ddr3 的时序训练过程：
" a) w( z7 w- g; tmemory training过程如下
9 I/ u2 x: [& d- S/ z1 c1 Pre-training init: DDR3 Reset and Initialization Procedure (per JEDEC spec)
3 w  T9 \6 d; y+ u# N0 @; L4 H: j) J2 Receiver Enable Fine - Align DQS receiver enable signal to center of read DQS preamble at the DDRIO and set the MC round trip latency register. This training step is further broken into two substeps: RCVEN fine and RCVEN coarse training.
. _4 K+ F* b$ T& Z3 Read DQ/DQS – Aligns DQ and DQS signals returned from DDR
4 Write Leveling - Aligns write DQS to CLK at the DRAM
7 H& I" p1 a$ l, a: E$ @" e5 Write DQ/DQS - Center aligns DQ to DQS at the DRAM
5 y7 j' r, M0 M) y* {& d: [3 {4 k6 Fly-by (Write Leveling Coarse) - Adjusts write DQ/DQS latency
) c9 L. y. W9 l1 A/ i7 Command-Clock Training - Centers the rising clock edge within the Command eye. This step uses both a simple 1010 pattern, and a more advanced LFSR address pattern for training.
/ E7 R& _8 T  y& e8 Z# h- \8 Advanced Strobe Centering – Uses LFSR victim-aggressor patterns on the DQ bus in order to place the strobe timings such that both timing margin and voltage margin are maximized.
* w# P, l3 `$ ]0 R9 Post-training init. (i.e. set the MC to normal mode from IOSAV mode)

9 C0 H9 r( T7 m$ R0 d% p7 j. ?( W/ Y  Z

liqianzan

CLK的相位是不可调的作为基准，DQS可以根据CLK调节来更好的匹配DQ，CLK与DQS的等长，我记得是75-125，DQS调节好像是1/4相位步进调节，差太远会超出1个周期。

yp_2000

我也一直想弄明白dqs和clk的关系，这次有点懂了。
好贴顶起。

killerljj

学习了！！！！！！！！！

cedzbj

高手真多，来学习了

yejialu

dzkcool 发表于 2012-5-11 09:52
" @, I0 n  ^1 v% h) L呵呵，谢谢LZ的指点。
听说DDR3的Memory controller有内部寄存器，会自动根据发送测试数据来获得各组DQS线 ...

真是这样的。

icy88

doya 发表于 2012-5-15 14:22
+ m! j1 @5 Z8 j- Z8 ^调节DQS的延时，可以保证DQS和CLK之间的时序关系。但是DQS的延时改变了，会影响到DQS和DQ之间的时序吗？
2 r9 {4 Q2 ?% F+ V ...

dq是由dqs触发的,所以dq和dqs的发送是同步的,因此不会影响两者的时序的.

read Leveling??  DDR里没有这个吧 .