PADS layout中 Verify Design检测有错误

rvmoon

一个4层的板子画完之后，进行设计检测
    选择tools->Verify Design工具
    进行Fabrication Latium检测，发现有很多一百多个错误
" M: e- A1 Q+ ^9 U. {1 D/ ^   
       对应的错误描述为DFF Error: AcidTrap on Top
       这种应该如何修改？

还有就是在选择Test Points进行检测时，出现十个左右的错误
+ x! z' x- ~5 J1 Z0 B$ v" z2 A    对应的描述为:
& S- S# K  {6 ~. N# \       TestPoint error:NET FPGA_SIGNAL_TX has 0 test points instead of required 1 test points
       其它几处TestPoint的错误提示类似，只是把网络名字换了一下而已。
% c: B5 G) e0 T& p    PCB上我没有加TestPoint，莫非这里必须得加TestPoint吗，不加行不行？

: \; `; L4 L1 _, D0 c8 M5 l我这里网速不大好，google后也没有找到类似的有答案的东西，初学PADS，请各位大大不吝赐教，{:soso_e100:}

rvmoon

zhangdong0110 发表于 2012-2-17 12:40
5 b9 P, Z  ]' O+ q- p6 r- H! b你检查的好高级啊，没查过那个，等高手指点，此外，那个检查有什么用么

不大清楚，说是可制造性检测

rvmoon

ZWY 发表于 2012-2-17 11:20
( L7 l$ W$ Z; _我一般只检查 安全间距和连通性

" b; l& R8 M  n+ ~- X! A恩，一般只检查这两项的，我是想试一试其它的功能

zhangdong0110

你检查的好高级啊，没查过那个，等高手指点，此外，那个检查有什么用么

ZWY

我一般只检查 安全间距和连通性