求助：关于QuartusII中的时延问题

Jerry_zjnb

本人刚刚开始学习FPGA，花了几天时间看了verilog语言，在练习仿真的时候发现一个问题。。。
譬如：
- s/ O4 M. m+ m+ S9 Dmodule MyAnd(out,in1,in2);
6 }  }) O) E8 N7 ?/ i) S' `* o% A1 ~        output out;
* w- n4 c- M: x* V        input in1,in2;
8 L; C; `' U4 `1 O8 g9 S# u        assign out=in1&in2;
6 b* n2 i: Z7 z% l) {! K( qendmodule
语句中没有设置时延，我在仿真的时候发现有10ns的延时。。。

0 C$ w$ ~0 R3 X/ H+ I8 U) X但是我自己设置了时延
譬如：
/ z3 Z0 \' G( V3 s3 _`timescale 1ns/1ns
module MyAnd(out,in1,in2);
" }9 C! _! z# Z% j2 J3 `" X        output out;
$ i- `. x9 v; o        input in1,in2;
        assign #20 out=in1&in2;
8 P  x- {0 S3 k$ `! {endmodule
可结果还是跟上图一样，是不是不能设置延时呢，我就纳闷了，那verilog语言中的时延怎么用呢？
求牛人指教，万分感谢！

Jerry_zjnb

难道这个板块没人吗？？