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cadence 16.3 导入网表时出错

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发表于 2011-9-27 19:30 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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(    Netrev Allegro Import Logic                                      )
2 t! b& B7 G$ P( J0 H7 `4 r(                                                                     )
2 k- @' C, l( _5 ^(    Drawing          : DSP6713.brd                                   )
# O$ ^6 M' @* n1 ^, {, f) J(    Software Version : 16.3p004                                      )
5 F) ?  u/ Z( u! u7 t(    Date/Time        : Tue Sep 27 19:31:12 2011                      )8 C( \! e0 j* [$ S" l, P4 ?
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5 c) Y6 x2 r3 t! U. Z6 Z, m9 O# D+ m4 X
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2 D) {6 i" H- u, J9 X     Packager files not found
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" O) L% I0 N  p! t/ F( b#2   ERROR(102) Run stopped because errors were detected
( v2 _" |8 O/ h+ F8 M
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" Q, s  ?; S8 S   COMPILE 'logic'
$ z2 N7 G5 e! B  M) \7 u   CHECK_PIN_NAMES OFF
3 w- g8 T2 k* z: m; W   CROSS_REFERENCE OFF4 f* E& }3 C0 j
   FEEDBACK OFF4 r6 S5 j; q& l2 a7 u* J
   INCREMENTAL OFF1 C+ n0 i. t$ G
   INTERFACE_TYPE PHYSICAL" K2 s2 s9 w- l  Q1 |% a
   MAX_ERRORS 500
4 F2 J; I+ T* _   MERGE_MINIMUM 50 C! i" V7 [2 Y5 B" m
   NET_NAME_CHARS '#%&()*+-./:=>?@[]^_`|'; t) a# c0 P" t7 Z2 k7 v" v
   NET_NAME_LENGTH 24
3 Q0 L3 g, T6 H   OVERSIGHTS ON
) _% x$ ?- n- W5 E1 E& R   REPLACE_CHECK OFF/ G6 x) T) ~1 A: c, O6 ]
   SINGLE_NODE_NETS ON+ W, H* ~7 ^% |! g2 ]8 z8 z$ P1 o
   SPLIT_MINIMUM 0  e1 Y3 p. b0 J1 o) C. |9 d7 T
   SUPPRESS   20
* p& d* c( ]7 ?; N/ E   WARNINGS ON
+ ^" x" v' }5 O2 _* E+ P8 j2 s" b4 j4 N
  2 errors detected
. e# N) d' p. B  X; g No oversight detected5 w9 Y0 V+ a6 @- R$ C, Q5 n
No warning detected1 T  U2 ?1 R& G" Z3 s

* q( B$ q) Y, {& f. Z) h9 L2 [cpu time      0:01:350 `+ }; k& {9 U( s  n) T- R% d2 u
elapsed time  0:00:01/ }6 o3 o- W$ C) ^2 V; z  E; u$ q

; t! }$ v! H' g" V请高手帮忙解决下
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发表于 2011-9-27 19:56 | 只看该作者
#1   ERROR(24) File not found
& \* |6 F5 L+ B# v+ z     Packager files not found# F1 f+ N' F" ^- S: i3 S, q
应该是封装文件所在文件夹找不到了 可能是你把他的位置改变了

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发表于 2011-9-27 19:58 | 只看该作者
把封装文件家进入就行了

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 楼主| 发表于 2011-9-27 20:20 | 只看该作者
感谢各位的指点

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发表于 2011-9-27 21:23 | 只看该作者
原理图里面有器件没有添加封装

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发表于 2012-12-29 11:05 | 只看该作者
没有找到网络表;确保原理图生成了网表且更新的.brd文件正确;指定网表所在的文件夹;就OK把

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发表于 2012-12-29 13:23 | 只看该作者
导入时 ,网络表文件没指定对吧

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 楼主| 发表于 2012-12-31 13:59 | 只看该作者
这个问题是我当时刚学cadence时出现的,记得当时折腾了很久,后来发现当PCB文件放到我的原理图文件夹里面时,该问题就解决了,只要PCB文件不和原理图文件放一起,就出现这个问题!谢谢各位的支持,今后有时间会把我遇到的问题统一整理,供后者学习
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