今天在调试中遇到的一个电源问题，看看有什么解决办法？

mengzhuhao

今天在调试中遇到的一个电源问题，看看有什么解决办法？
一个FPGA扩展板，输入到FPGA的时钟信号为100mhz-150mhz
5 X) r+ P" Y' _, }# ?* e5 J发现的问题有：
（1）扩展板上芯片产生的时钟输出波形低电平接近1v左右的电平，断开与FPGA时钟输入管脚测量时钟时信号质量还可以，低电平接近0v；串接的电阻已换成0欧姆还是这样，是不是FPGA板时钟线比较长影响就是这样的呢？
（2）当提供给FPGA时钟管脚频率为100mhz的时候，1.2V供电LDO输出纹波有80mv多，LVDS输出的画面肉眼看基本没问题（1024分辨率）
但是当提供给FPGA时钟管脚频率为150mhz的时候，1.2V供电LDO输出纹波有100mv多，LVDS输出的画面有斜纹（1920分辨率）
( k3 V& Z* q3 m7 `% l（3）外接的是一个6.5电源，通过3个二极管分流出3路5v，然后通过ldo芯片产生模拟3.3v、1.2v，数字2.5/1.2
  数模地在电源处有短接
7 L( O; @# f/ I* D6 b. u( N% e（4）现在使用的供电电源输出电流大概500-600ma，但在摸ldo的时候模拟1.2比较烫，已经使用了两个ldo并联的方式（型号用的是ams1117-1.2v），其他的电影ldo基本不烫
（5）但是在测试中还发现，断掉模拟信号输入，LVDS直接输出测试画面的话看不到斜纹（1920分辨率）

mening

ams1117是不能直接并联输出的，效果会更差。

xiao040223

同意二楼的

caiyongsheng

（1）串接的电阻换大一点试，如22欧姆
（2）电源的纹波很不正常，一般来讲是输出电压的1%，所以你要好好检查你的电源设计及layout
（3）输入，输出压差较大，供电电流又比较大的情况下，不要使用LDO，温度过高会导致输出不正常

jacklee_47pn

(1)當頻率越高，信號越容易被衰減，但是直流偏壓仍然還是存在，如果FPGA时钟的管腳內部有 PULL-UP 電阻存在，或是芯片的管腳是類似 TTL 架構，都會造成低电平變高。
8 g6 P1 q0 S: r1 t! `: p6 ](2)試試看在 FPGA 的每根 1.2V 管腳上，加上 1UF ~ 4.7UF 電容器，會不會改善紋波，並且改善你的信號品質。
3 F9 g& ~  d! |2 J(4) 5V 用 LDO 轉 1.2V 電壓效率太低 (24%用於輸出，其餘都是熱量)，所以會燙。建議換成開關式的 DC-DC 芯片。
' N8 C0 ~& j# b; d0 J' a
/ U9 p5 {, S. A3 C其他的問題，請高人續接下去回答或是補充說明。
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