关于cadence 等长设置问题求解

819535006

1、在设置等长前，首先要进行叠层设置，这是为什么呢？目的是为了设置pin delay和 z axis delay吗？
2、为什么要建器件模型呢？
小弟有如上两个问题，希望大家给于解答，谢谢

flyingc381

pin delay与叠层无关，，只是芯片的参数之一

Scott.Dong

感觉楼主是在用SI分析做约束

819535006

flyingc381 发表于 2011-8-24 17:04
先要知道什么是pin delay
% x3 V- Y) }1 G% j
以及什么地方才会用到pin delay,,设total etch length是不会用到pin delay的

哦，谢谢。
不过我对pin delay确实了解的很少，我想问的是pin delay与层叠结构是有关的吧？
5 z& }( D, I2 `4 I. B' @这里提取拓扑结构？是不是就是为了提取一个等长的路径啊？

flyingc381

先要知道什么是pin delay
0 f5 S: |1 _: E5 h# Y' }4 v+ [: ^
9 l. W/ l, t# g) |" \( ?' ]7 ^以及什么地方才会用到pin delay,,设total etch length是不会用到pin delay的
0 N8 a6 Q$ r# Y+ K
第二个问题，，加模型是为了提取拓扑结构，，在里面设规则，，

3 ]# R- s- P# \不提取一样可以设……

819535006

flyingc381 发表于 2011-8-24 16:55
只能说都不是必须的
7 v$ C' \  c& R$ v, b
设等长有N多方法……

: G! z7 u& P4 w: ?9 t* b版主的意思：
1、可以不定义pin delay？
2、如果是这种方法，设置模型是为什么呢？
新手，希望版主指点哦，谢谢

flyingc381

只能说都不是必须的

设等长有N多方法……