关于芯片退耦电容的走线问题

snail

小弟刚涉及到PI问题没多久，基本处于菜鸟水平，正在做的一个项目，有问题困扰了我很长时间，在此向各位大哥请教：

8 z/ f8 L, `) Q1、对于一个芯片电源的去耦，有两种方案：A、VCC层铺铜，打过孔连到电容引脚上，再从电容脚上直接拉线到芯片的电源脚；B、用VCC层全部铺铜过去，电容和芯片电源脚都打过孔到VCC层。两种方案哪个更好，为什么？能不能通过理论解释一下。
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2、对于BGA芯片的电源脚，一般会放几个0.1uF的陶瓷电容去耦。A、这些电容放正面，VCC层——过孔——电容脚——电容脚上拉线——BGA脚；B、这些电容放背面，VCC层——过孔——同时连到电容脚和BGA脚。个人认为这两种方式的区别在于：前者是先过电容，再到芯片脚，后者是过孔出来同时到电容脚和芯片脚；另外前者电容的位置会稍远，后者可贴近BGA脚放置。这两种方式哪种更好一点，为什么？
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3 p5 v. V4 H$ P, _  \- E3、退耦半径是个什么概念，由什么原理产生的？有什么决定了半径的大小？有没有个一般经验值可以参考的，比如说BGA芯片电源脚的0.1uF电容，半径多少？

7 B+ i3 Y- h8 }7 @' n问题比较浅，请哪位大哥帮小弟答疑解惑一下，感激不尽！！
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kevin890505

1,对于普通芯片,如果空间允许,肯定是VCC层铺铜，打过孔连到电容引脚上，再从电容脚上直接拉线到芯片的电源脚的方案更好,对于所有的电容尽可能保证电流先经过电容再进入IC,流出IC再经过电容接地脚 这样最好.
4 ~" m; p4 C0 Q- h/ T2,对于BGA,其实也第一个问题是一样的,只是这里涉及到BGA空间问题,很明显BGA空间不允许你从电源打孔到电容,然后再从电容打孔走线到BGA引脚,而且大多BGA都是高速数字器件,频率高,往往电流不小,就算你能打2个孔,打个比方,如果对于0402的10nH电容你放2mm(PCB1.6mm)远,一个过孔直接打(8mil,寄生电感为1.4nH),谐振频率60M(我没算),我们电路是40M的,可以满足我们需求,如果你放在表层,打两个孔(先从电源到电容,再从电容到BGA),距离2CM,那么等效下来,谐振频率为30M,明显不能满足我们电路的要求了,所以综合考虑,BGA一般都是直接一个过孔连接的.
3,对于去耦半径:如果R 为需要补偿的区域到电容的距离，C 为信号传播速度,自谐振频率为f，对应波长为λ,那么不难想象,如果IC引脚到C的距离是λ/4以上,噪声和补偿电流相位差180度,抵消了,无效,一般要求R<λ/40左右,假如对于1nF电容,寄生电感为1nH(取决于电容封装,PCB过孔等因素),谐振频率大约160M,那周期大约就是7.9ps,PCB上信号速度为6.5ps/mm,那么波长就是1200mm,对应电容去耦半径就是120/40=30mm,也就是说这个电容去耦半径是3CM,如果你把它摆放超过IC引脚3cm以上,效果就不好或者没用了.

benking

取决于时间，离的太远退偶效果就完全变质了。

farhill

snail 发表于 2011-8-1 15:32
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受教了！我们电容退耦，总的原则是不是，

0 q! i! W+ g7 M2 ^7 s4 E我认为是的。去耦的目的是将芯片产生的噪声就地消除，以及阻止Vcc层的噪声进入。
6 C6 [) K" h# l2 z; S

kqsadam

还是太概念了，不是很懂啊

sinsai

我也想了解一下

snail

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受教了！我们电容退耦，总的原则是不是，
尽量减小芯片VCC脚——电容脚——GND回路的阻抗（或者说是电感），
同时增加VCC网络——电容脚之间的阻抗（或者说是感抗，比如加铁氧体磁珠等）？
我个人感觉，这样的退耦效果会比较好。
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$ b; ~# A: S! b! U, s3 {2 L还有PCB板得分布电感怎么理解，或者是怎么个等效方式？
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  e4 S9 t/ {/ W$ rVOOV大哥 谢谢啦！
4 y, R$ D6 W7 {1 K# ?

VooV

去耦电容的位置以及和电源/地平面的连接方式主要是看哪种布局和走线方法能获得最小的走线和分布电感，需要考虑到芯片管脚或电源地层走线的电感，过孔的电感，电源/地层间的分布电感，总的目的是降低电源-电容-地之间整个回路的电感。
( y! _( w5 |( |# Q有效去耦半径可以简单估算为电容串联谐振频率对应1/4波长的十分之一，但是过远的距离会造成回路电感增大，所以还是近一些比较好。

cf62564183

我一般在保证电容离芯片近的情况下，先过电容再进芯片