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导入pads格式的PCB 导入到allegro之后再与orcad格式的原理图同步的全过程经验总结6 p9 ~ z S8 }
步骤
( n Q* G/ r3 C% }: _8 Q: q T1,先将orcad原理图与pads PCB严格同步,同时保证pads的每一种元件的库都有元件序号和值的label(两个label),不然会出现同步allegro传送网络表时会出现没有标示的问题
% [: r4 j' M1 t m+ s' f2,pads输出powerpcb3.5格式的asc文件
R! \7 ?: L- H! x; T t3,在allegro里面导入asc文件
# F' |; r" L( a. ~- k( A4,在allegro导出库文件
1 \+ i9 d( W( m4 Q0 _, u' a7 r5,在用户设置里面,设置焊盘和flash的两个库文件的路径,都指向刚从allegro导出的库
, y v9 W, U( b, f/ v# x" B6,打开orcad,输出网表,选择要同步的allegro PCB,并指定要生成的allegro PCB
* i, |% g- u* P( A* a3 P0 u7,执行同步。(此过程会产生很多问题,大部分的问题原因是,8 s4 h( S( s2 h& _
原理图的焊盘个数与PCB库焊盘个数不一致, 修改原理图,保证与PCB库一致
4 s ~) e4 e8 ` 原理图封装信息也PCB不一致或有非法字符 如。+?、/等符号,重新修改原理图封装信息,并保证与PCB库一致
6 `. d8 b& O& @$ ? 原理图库元件信息里面的路径信息也不能有非法字符。+?、/等符号,解决此问题只得重新做库和调用cadence/ T( u- N' p- l1 H; B' G
源库替换掉原来有非法路径信息的库元件
! @% w. K. s5 D7 v0 I1 p* g' I 元件的引脚也要严格区分,如某个引脚定义为output 则该引脚不能连到地。这也会造成同步失败
6 l6 f/ B! h S A 元件的引脚名和引脚号不能分别不能与另一个引脚有重复的部分)1 m. y9 i i: { r0 L9 s! v% M
, v0 }& A u9 `$ d% [$ G+ n& B# r+ d" R) t
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