DDR2嵌入式应用问题

hyaustin

在DDR2嵌入式应用中，数据线（DQ，DQS，DQM）是一一对应而且有ODT，所以可以在源端加匹配电阻即可。而控制线和时钟线在多片DDR2芯片时，一般采用T型连接，在查看了一些PCB设计发现，一些设计仍然只在源端加匹配电阻，一些还在T型点加Rt上拉VTT。
5 l9 X6 O( W- ?# ~) f: E; ]现在有几个问题，希望高手给予指导：
. e! s6 z( P. D1 ^" }# k1：只在源端加匹配电阻，信号从驱动源输出后将在T型连接点反射，由于源端电阻吸收，不会产生影响。但是在T型分支到DDR2，将再次发生反射，是否只需分支足够短就可解决反射问题。
6 j: e6 @) ^) C4 b6 G9 M2：加VTT的原理是什么？以及VTT是否有额外芯片提供或者可用VREF？
3：感觉加VTT和菊花链终端匹配的原理相同，一些资料中将可以直接上拉到VCC终端匹配。应该上拉VTT还是VCC？
4：各位如果有菊花链匹配资料，希望上传一点。

hyaustin

谢谢给予回复！写了这么多问题，能看完并给予回复，非常感谢。
8 }8 k& G  b! X, n4 \. \我在这里将我这几天看到的资料整理一下，以给那些刚接触到和我一样想学嵌入式DDR2布线的。如有问题希望各位指正。
/ i- d8 N8 D; P! P8 z: y' e9 U1.嵌入式应用比做内存模块（内存条）要求简单一些。有许多原因，例如频率不是太高，内存芯片数量较少，布线较短等。
2.数据线是一对一的，点对点拓扑应该是最简单的，只需要靠近处理器加匹配电阻即可。
3.地址线是一对多的（两片以上），也选择源端串联匹配，同时要使T型连接点分支以后到各个DDR2的线尽量短和长度相等（走线的长度小于时钟上升沿时，可以忽略影响）。
4 p( c4 _9 a/ U% q4.时钟线为差分线，可以源端串联匹配，并在终端加差分终端电阻。
7 p* h; O" Z" X9 t! l* Y2 _以上为个人的一些浅见，希望高手补充。
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# G- C, F& Q; H; X我上面的问题关于上拉VCC，是想问在菊花链拓扑结构中（不是DDR2拓扑），看到有在终端上拉VCC，或地，或者RC匹配。一直感觉上拉或者下拉，电流应该会很大。RC终端匹配应该比较好，现在又有问题是，如果考虑整条线的匹配，电阻值应该50欧姆左右，电容比较小大概几十pF！但是看到一些设计中电阻采用几K电容为100pF？不知道那位有这样的设计经验，分享一下。

hagelee

1.匹配问题：阻抗匹配指的是传输线的匹配，只要保证传输线的特性阻抗不变就不会产生反射。源端匹配是由于芯片输出阻抗小，所以加一个匹配电阻。这里T型连接反射影响不大。
  m! m& E: o* `& z2 c2.VTT是为了增加驱动能力，所谓的拉电流和灌电流由VTT提供。VTT是外部电源提供的。数据线内部有ODT，所以不用加了。
4 `% S& {  w8 ]& @( T1 X3.没有见过上拉到VCC的。