[求助高手] fpga编译错误的问题

silenus668

大家好！

$ @; i, k9 X0 h" Z  a7 i* M        我在编译FPGA和sdram读写的一个测试程序时遇到了一下的编译错误，不知道是什么问题，希望各位高手指点一下，感谢！

% a# q3 G$ {1 K! J' W1 s1 F  |      Error (10853): Verilog HDL error at altera_mf.v(20080): argument 0 to $readmemh must be a string literal