【求助】这样的verilog语句为什么不行？

baibingwei

在quartus中写如下的代码：
module test(go,out);
& `3 i8 p- e4 Binput go;
% ^# `- w, J# Q. f2 {8 F: Soutput out;
wire out;
reg out1;
assign out=out1;
+ ~, N. K+ |; a1 \. Dalways @(negedge go)
begin
7 K% L; O! T6 G; r9 ~   out1=1'b1;   
   #10 out1=1'b0;  
end
endmodule
然后新建波形测试文件，设置go信号为几个方波，按道理说，out应该有变化，但是仿真结果，out没有任何变化。本人初学，各位高手帮忙啊。。。。

Jansen

你的写法错误了吧！设计文件中不支持你的延迟信息的，你写的是不可综合的，

wj5406

你的out是输出  怎么能用wire out呢
7 `. v- t, @7 S. ^应该是reg out；

xiudaojun

我的理解是这样的：在FPGA里是并行运行的，所以在always里的语句都是并行的，因此#10 out1=1'b0;这句应该是被忽略掉了。