请教一个关于LOGIC中OLE的问题？望各位大侠指教。

amwtghwxf · 发表于 2010-3-4 22:53

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比如我在LOGIC中更改了原理图后用什么方法能实时的将LAYOUT中的PCB图也作同样的更改，前提是不打乱PCB图中已经作好的布局和连线。

沙漠之虹 · 发表于 2010-3-22 14:10

ECO即可。
涉及到改动的网络线一般会飞掉，如果是你需要的修改的话就没有问题。
如果不想飞掉就要另想办法了。

amwtghwxf · 发表于 2010-3-22 11:16

十分感谢

xiexie00 · 发表于 2010-3-19 10:29

楼上正解

larryfarn · 发表于 2010-3-6 16:12

使用ECO做比對，差異處，再import至LAYOUT中的PCB图

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