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捷波公司的电脑主板!(大家来找碴)!!!

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发表于 2008-3-26 14:30 | 只看该作者 |只看大图 回帖奖励 |正序浏览 |阅读模式

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x
下载路径如下:1 v; @$ O$ k2 F, {
https://www.eda365.com/thread-1183-1-1.html
! A5 T$ J; ^- u7 C& h, Y# P
3 a! @3 Z" V# n, ~- x2005年买了块捷波主板,买回来3天就点不亮了,换了个,接下的两年就是痛苦的煎熬,要么启动的时候见不到硬盘,或者莫名死机,忍无可忍2007年的时候,换了块华硕的,从此世界清静了。上月见到此强贴,苦心灌水1周,终获下载权限。+ y9 F% j: n3 ^* Z/ Y0 r; L) L
也闲着无聊,顺便开此帖学习下捷波主板layout,大家跟阿。我是一边看一边跟,所以大家有不同意见或者发现问题点要跟贴阿。; e! x  f4 F" o! @( i) M

' A' l4 M# ]6 x9 [  ^5 F3 \8 i/ G2 x* E
6 k8 K) q7 X& t% b$ I: U' U" |-------------------------------------------------------------------------------------------------------------------------------
0 M! `6 i& A" L) @花了3天,断断续续地看,写这个帖子。觉得表面上能看到的问题,基本在下面罗列出来了。这个设计工程师其实做得还可以,有些阻抗控制的叠层划分等都没出大问题。也没有一些常见的坏毛病。
; Y$ ]& D7 L. Q/ t
" e  i5 }& c, i" N2 h大家也别认为我挑剔某些问题了,事实上我已经放松很多要求了,更细致的问题点,我都自我保留了。其他的布局篇之类的也就没精力看和写了。一方面没有原理图,另一方面自己能力还不够。* o; \. S% M& C8 I+ ^+ V% N. M
2 o  E! P( L0 b) t: J' q9 ^5 s" ]
但不意味着这个帖子的讨论已经结束,从一个参考设计的大众评审,来评估大家心中的layout标准,对我们能力的提高很有帮助。因此不能听我一家之言了,大家踊跃回帖阿。
6 f; \, [+ S9 h7 M$ w/ E8 K% C& W! R
[ 本帖最后由 cmos 于 2008-3-28 14:30 编辑 ]
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发表于 2008-3-26 14:55 | 只看该作者
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发表于 2013-9-6 17:08 | 只看该作者
需要加强对自己的规范意识,必须做的更好一点。

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 楼主| 发表于 2008-4-14 13:38 | 只看该作者
原帖由 droden 于 2008-4-12 12:13 发表 ; t: P2 e' l0 |; S
6 g. \' i( w% E9 ], d+ ]
楼主是非常有心的人,在这方面给了我们很好的借鉴1 Z6 d! r; D1 L7 `' ~
但是对于铺铜不能出现锐角这个问题我也不太理解。对一块高密的主板来说,
) h  Y/ q. A4 d, H  ?1 e5 p铺铜的时候必然会出现非常多的不规则锐角,如果都有按照楼主说的那样一点 ...
2 Z8 U# _+ }8 J9 U! N

* x: n0 k2 A- K3 s. C是的修铜工作量很大,但不是做不到,只是花时间而已。意味着你不能用auto shape来铺铜,而必须手动铺静态铜。% c- g% k) I7 S9 _1 D0 Y2 b
意味着,你需要额外的付出30~50%的layout时间,但是我要告诉你在我过去的10多年的layout生涯里,以及认识的众多做日单的同行里面,无锐角铺铜是layout工程师的基本要求,你有机会看日单的layout的铺铜,即便是数万Pin的设计,也是无锐角铺铜的,虽然有的时候要数名工程师额外的数周的努力。6 [" Z2 ?! B$ L- F) {, t
9 J+ @0 a1 h6 B+ d! e' Z# m
所以不是不能完成的任务,只是你做了没有的。
0 n4 o' l" X( |. {9 M* O其次就性能来讲,哪个性能更好,这个没有争议吧。
4 ]8 }- S( g8 Q1 N# x: C8 h; ~- A: u1 L5 `# [7 B. P
等我比较闲的时候贴一个sony的铺铜标准,你就知道啥叫标准设计了。
( ?5 _8 f* E; E! L' g) I! I) c4 g: E/ L' L# g2 m
[ 本帖最后由 cmos 于 2008-4-14 13:41 编辑 ]

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 楼主| 发表于 2008-3-26 14:35 | 只看该作者
铺铜篇(以下case,择其一,均不累述)8 x4 g* W3 C( }% l+ k7 @

) [2 i+ g/ P* n) p1:大的铺铜,却在这里变成瓶颈,其实那个via打法是可以调整的
# g( V% d+ O( z( t8 D9 a. T. ^
4 E# A, X5 A( |' N! C- A/ F4 g7 Z# O! |
2:被via割断的浮铜2 g* L+ E2 s: l: I8 T/ q

, i2 [  D3 @7 _' y8 _ : j( _9 Q8 K3 P1 a8 Q. i% i8 a0 {
6 C* i$ s7 W* l4 {$ @) ~8 e# S# l
3:via删除了,铺铜没有调整就是这样的- [3 @% m& X! u  G1 l

4 B* B3 Y) U7 a6 G 3 I: w4 d# `; |6 ^
$ ]; m* }6 o: X. G- {2 H! f
4:自动铺铜造就的小天线
7 h9 `6 c# z) L8 n, { / m2 O4 v7 w0 e" {3 w0 b, Z, ]

# [/ t4 K: G8 @7 r; A7 n5:从有利于焊接的角度,器件焊盘不要全覆盖更好。! T3 L2 w, Z. q, p/ E) E
7 q" Y! _. v4 ?& i; T# Z; i7 g% K

# X2 F, t: I( K/ w$ o% r( v  @
8 s9 p8 W2 q/ k( w; j6:其实从via看,上面多出的部分是多余的,多余的shape是否意味着,受影响的几率更大。
4 q9 \5 v% a; h7 `
! Z3 W$ z* g6 q: Z ) N0 ]0 M" O+ D; [2 ]% ^
9 T3 R8 _1 H# ?& ~
7:铺铜最好不要跨越焊盘进入器件内部,并避讳在此类小元件内打via.
/ S  O5 W9 F2 C* f
8 Y7 y. t- w3 G  X' }# c$ h% x' ?. j% U. h" f' J' U0 @
1 Y# q" Y) G* v# H( `

1 G7 g( N5 C5 u; E# X% r& f+ S[ 本帖最后由 cmos 于 2008-3-28 14:31 编辑 ]

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精品  发表于 2011-9-15 15:18

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shandianleo + 2 精品文章
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Allen + 15 非常值得大家学习!

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发表于 2016-7-20 16:44 | 只看该作者
一般日企台企的layout细节都要求的比较严格

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发表于 2016-7-18 22:55 | 只看该作者
非常值得学习!

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发表于 2016-6-25 17:57 | 只看该作者
谢谢楼主分享。

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发表于 2016-6-22 17:29 | 只看该作者
想请教下楼主,如果地(电源)层覆铜上存在一些小尖角(特别是密度较大,打孔比较多的板子)的话,对板子上的信号会造成怎么样的影响(注:铜皮基本完整,可以保证信号回路上没有地槽。)?

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发表于 2016-6-14 15:43 | 只看该作者
哦哦哦

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谢谢谢谢

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发表于 2016-6-13 10:17 | 只看该作者
要五威望呀!!省著點使用

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发表于 2016-6-13 09:29 | 只看该作者
谢谢,不错,不错。

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发表于 2016-6-2 17:14 | 只看该作者
> 细节优化没到位

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发表于 2016-5-18 16:47 | 只看该作者
细节上的处理能力欠佳

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发表于 2016-5-18 09:03 | 只看该作者
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本帖最后由 yl120836513 于 2016-5-17 16:37 编辑 7 q3 J3 G" K$ _  X  U2 w0 T; k5 W
0 [+ H1 O7 i0 b" `; U* u
走线直角- q& c0 A9 L8 I9 w

QQ截图20160517163944.png (4.35 KB, 下载次数: 0)

90度走线

90度走线

QQ截图20160517164242.png (9 KB, 下载次数: 0)

dummy net有走线和via

dummy net有走线和via

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我们做成这样也要挨骂

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