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捷波公司的电脑主板!(大家来找碴)!!!

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发表于 2008-3-26 14:30 | 只看该作者 |只看大图 回帖奖励 |正序浏览 |阅读模式

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" N. |( O/ x2 k3 h/ \) e: ?4 ehttps://www.eda365.com/thread-1183-1-1.html
# A9 |- J, s; d& N8 b3 N# `5 ?$ ^
# e  v$ k; ?2 A  G2005年买了块捷波主板,买回来3天就点不亮了,换了个,接下的两年就是痛苦的煎熬,要么启动的时候见不到硬盘,或者莫名死机,忍无可忍2007年的时候,换了块华硕的,从此世界清静了。上月见到此强贴,苦心灌水1周,终获下载权限。  f1 ^. v/ X" e8 F& r% m
也闲着无聊,顺便开此帖学习下捷波主板layout,大家跟阿。我是一边看一边跟,所以大家有不同意见或者发现问题点要跟贴阿。! m2 f1 A* U" t, L

: h2 s/ P* o6 _$ ~7 f/ S* L+ i, u, Z9 X0 G, S3 L- ^
-------------------------------------------------------------------------------------------------------------------------------0 v( y5 o1 w) k! N+ x! w/ v
花了3天,断断续续地看,写这个帖子。觉得表面上能看到的问题,基本在下面罗列出来了。这个设计工程师其实做得还可以,有些阻抗控制的叠层划分等都没出大问题。也没有一些常见的坏毛病。
6 W" ^! X1 p9 m* i) _+ o+ T! V# y+ W0 |$ y
大家也别认为我挑剔某些问题了,事实上我已经放松很多要求了,更细致的问题点,我都自我保留了。其他的布局篇之类的也就没精力看和写了。一方面没有原理图,另一方面自己能力还不够。! J$ i$ h% m9 ?; G' U, U- I
3 A& _' l" J0 ^
但不意味着这个帖子的讨论已经结束,从一个参考设计的大众评审,来评估大家心中的layout标准,对我们能力的提高很有帮助。因此不能听我一家之言了,大家踊跃回帖阿。
% X+ Q: B) ~7 U8 f7 {+ P! E2 ^" b
  x# [$ r' x  _[ 本帖最后由 cmos 于 2008-3-28 14:30 编辑 ]
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发表于 2008-3-26 14:55 | 只看该作者
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发表于 2013-9-6 17:08 | 只看该作者
需要加强对自己的规范意识,必须做的更好一点。

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 楼主| 发表于 2008-4-14 13:38 | 只看该作者
原帖由 droden 于 2008-4-12 12:13 发表
  i, c! t* p* K2 r1 k
# ]5 U; z5 l0 J, A3 Y楼主是非常有心的人,在这方面给了我们很好的借鉴' R4 W: u/ o# i
但是对于铺铜不能出现锐角这个问题我也不太理解。对一块高密的主板来说,
6 W  N% r7 e, L  W铺铜的时候必然会出现非常多的不规则锐角,如果都有按照楼主说的那样一点 ...

( I- a7 I* ]: S& C$ j, k0 }/ k
+ i( [8 g3 N& ?" o% L2 B8 l9 a是的修铜工作量很大,但不是做不到,只是花时间而已。意味着你不能用auto shape来铺铜,而必须手动铺静态铜。5 h8 C( @5 ~% Y6 L+ j4 p8 R! x% g
意味着,你需要额外的付出30~50%的layout时间,但是我要告诉你在我过去的10多年的layout生涯里,以及认识的众多做日单的同行里面,无锐角铺铜是layout工程师的基本要求,你有机会看日单的layout的铺铜,即便是数万Pin的设计,也是无锐角铺铜的,虽然有的时候要数名工程师额外的数周的努力。
7 i/ J8 g: [. h9 \+ s
: z9 R( K( X& q2 L  M3 a+ s+ v所以不是不能完成的任务,只是你做了没有的。* {3 v! s& i1 i! l  p
其次就性能来讲,哪个性能更好,这个没有争议吧。1 n+ q; r. |' f- F9 N5 D
1 {# G" ~+ Z6 p, F3 D5 y
等我比较闲的时候贴一个sony的铺铜标准,你就知道啥叫标准设计了。
; I  D, h1 l6 z& R$ `0 c, I0 S9 L1 @+ k3 f5 e5 e
[ 本帖最后由 cmos 于 2008-4-14 13:41 编辑 ]

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infotech + 8 期待你的标准图!

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 楼主| 发表于 2008-3-26 14:35 | 只看该作者
铺铜篇(以下case,择其一,均不累述); m3 G% n/ @$ J0 D3 s, f

4 B4 a% R4 X% |$ o. m+ \5 a1:大的铺铜,却在这里变成瓶颈,其实那个via打法是可以调整的) o, e# M0 \3 M" X

+ R! W& S' v/ _9 C5 \) ~% K- [, ]& P' n
2:被via割断的浮铜5 Z; X0 }6 G  H
; a: q& X, \' ~2 T: H. B1 C8 Z7 z
/ O9 B- u5 ^- d6 a) N! ^5 W
9 g/ P  A8 U, @
3:via删除了,铺铜没有调整就是这样的
$ L# W6 l4 a( E/ c7 B! H) Q. X% ?; A$ ^4 M9 P

  a. j4 H9 R$ r4 c0 x
9 x- H$ G$ v" c3 p1 L7 `! s4:自动铺铜造就的小天线7 ~7 c$ G  @( L1 d5 j' c
- X+ D' g9 e" R2 p7 A8 Z
3 Y' h0 x/ l( C8 Y" v) V, {4 s
5:从有利于焊接的角度,器件焊盘不要全覆盖更好。* ~/ h; t3 s5 Q8 |) _- C
1 [  _! [2 K5 y+ Q' B

  x* ]  G1 m( z4 Q  X6 G. U" d! u- g# h' m- Q  e' d
6:其实从via看,上面多出的部分是多余的,多余的shape是否意味着,受影响的几率更大。1 }$ d, j5 a2 v$ d' h

$ M$ I7 X% L  i
( j3 k! I; g6 w& K, [4 k# l, h3 G% ]* E$ `% m9 z2 _3 p
7:铺铜最好不要跨越焊盘进入器件内部,并避讳在此类小元件内打via.
6 Y( b9 v1 b4 c  [& m6 B+ O, g# q8 @' l5 N6 I
1 o3 {4 l0 Y$ o5 g

8 x  U  \0 H/ Y- [
# K. v) u+ i8 i8 i[ 本帖最后由 cmos 于 2008-3-28 14:31 编辑 ]

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精品  发表于 2011-9-15 15:18

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shandianleo + 2 精品文章
infotech + 5 感谢分享
Allen + 15 非常值得大家学习!

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发表于 2016-7-20 16:44 | 只看该作者
一般日企台企的layout细节都要求的比较严格

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发表于 2016-7-18 22:55 | 只看该作者
非常值得学习!

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发表于 2016-6-25 17:57 | 只看该作者
谢谢楼主分享。

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发表于 2016-6-22 17:29 | 只看该作者
想请教下楼主,如果地(电源)层覆铜上存在一些小尖角(特别是密度较大,打孔比较多的板子)的话,对板子上的信号会造成怎么样的影响(注:铜皮基本完整,可以保证信号回路上没有地槽。)?

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发表于 2016-6-14 15:43 | 只看该作者
哦哦哦

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发表于 2016-6-14 15:43 | 只看该作者
谢谢谢谢

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发表于 2016-6-13 10:17 | 只看该作者
要五威望呀!!省著點使用

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发表于 2016-6-13 09:29 | 只看该作者
谢谢,不错,不错。

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发表于 2016-6-2 17:14 | 只看该作者
> 细节优化没到位

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发表于 2016-5-18 16:47 | 只看该作者
细节上的处理能力欠佳

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发表于 2016-5-18 09:03 | 只看该作者
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本帖最后由 yl120836513 于 2016-5-17 16:37 编辑 1 N- G8 P6 ?5 m0 N8 [
5 q( e$ ~1 q5 K! D9 h1 Q2 ?) }
走线直角
& K) O7 V4 J, o' t

QQ截图20160517163944.png (4.35 KB, 下载次数: 0)

90度走线

90度走线

QQ截图20160517164242.png (9 KB, 下载次数: 0)

dummy net有走线和via

dummy net有走线和via

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我们做成这样也要挨骂

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