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利用vhdl实现分频

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发表于 2009-5-5 09:13 | 只看该作者 回帖奖励 |正序浏览 |阅读模式

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我想用vhdl实现时钟的分频,但我只会50%占空比的偶数分频,因为还是菜鸟,不太了解怎么进行奇数和小数分频,请大虾指教.最好有程序例子进行说明,谢谢
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 楼主| 发表于 2009-5-5 10:44 | 只看该作者
本帖最后由 chenqinte 于 2009-5-5 14:34 编辑
& x9 ~. b$ a* J- I" Q* y. M
& W5 `  |* V# T  L# \7 L& }1 C, L没人顶哦,这是我写的一个小程序不过仿真的结果可以实现3分频,但在板子上跑时,分频乱七八糟的,不知道为什么2 j. i8 ], J2 m) \$ X
library ieee;
: }. h) N4 K" z( S2 j  buse ieee.std_logic_1164.all;( z0 j5 w; C0 S$ z9 W" K8 h& o" I5 |
use ieee.std_logic_arith.all;
! u+ b( S: ?0 C% O% f& p( _+ quse ieee.std_logic_unsigned.all;
4 ^2 b' w: u( c1 Eentity febpin is
& f) Q" ]0 V5 c5 J, { port(
. N5 t+ i" W$ T) E! s. B* O& w  clk:in std_logic;
9 {5 L  N+ X/ y8 \! R  div3:inout std_logic
. _' Y/ G' q1 K% {  );
6 c. f0 ^0 G; Y' Qend;
" H4 K# G/ j: o" ]architecture behavioral of febpin is
7 M/ v: k4 t: f- m' x" E1 dsignal cnt:integer range 0 to 2;
* l7 F: N2 s. q% M6 G8 p8 E* bsignal q:std_logic:='0';
6 D' V% _( J2 ?begin
' B5 B6 K& n& h9 G/ y! M process(clk)$ b- i' O7 o( m- _
begin! I- e/ d$ i& c2 v7 G! b  l" b0 c
if (clk'event) then9 S5 Y- P6 ?& [! M- a
  if cnt=2 then
0 C% q/ n) w; @- l$ _5 y1 j1 m( R  q<=not q;; h4 Z; T% W6 J4 ]* W/ X) y* M
  cnt<=0;
, ]2 Q$ t* [. R( e' g6 n7 z5 H  else : K7 i4 k5 Z$ u' L  \% g1 Y
  cnt<=cnt+1;( Y  y5 M% p+ L( D
  end if;3 u0 R; f# e, \; t
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) m4 d' l% e6 _  b. `: P end process;& @6 n- D4 u& R- @0 t
div3<=q;
/ C8 P( x7 a. x$ aend behavioral;
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