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我是Cadence新手,虽然在学习阶段,但也看过很多资料和介绍。对于一般问题,我倾向于自己解决或到网上寻求已有的答案。可是遇到以下这个问题却找不到原因,我在几个专业论坛发表求助信息,也没有用。不知这里的高手可否为我解答?
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问题:在capture原理图中做allegro网表(netlist)输出操作,没有任何输出,连出错信息也没有。这样我就根本不能用原理图做PCB设计。" M8 @* ~1 h8 r0 z9 ?
我尝试把原理图简化至只有几个电阻,结果也是一样。
! D& Q( N/ g0 T) \0 ?我可以确认以下情况:capture能产生其他格式的网表,allegro软件工作也十分正常(可以制作焊盘、封装、可以打开allegro pcb文件)。
) R2 d, M& C8 I8 K0 c% T4 L我用的软件版本是15.5。
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6 e2 ^) f) j% M1 y- O以下是产生网表过程的主要操作截屏:# N4 h6 `9 s8 X( Z3 s& i
不知哪位高手可以解答一下这个问题?谢谢!: V+ d( C$ D1 m" o
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新的进展:
. V* ~, W% d3 u, B! q$ D1 c% f我把原理图拿到其他装有cadence 15.2版本的地方做网表输出,结果是对的。这说明原理图没有问题,可能是capture设置有问题。0 O& f/ i* Z. ]. ^2 V
点击“setup”按钮,发现里面configuration file的栏目是空的(见图),我就填上正确配置文件,不过执行结果还是没有网表输出。郁闷......0 {$ ?. C) `# V, d' D G/ n
不会是因为我的电脑是vista操作系统吧?
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& d5 y# i- _( E$ ~5 N, W8 B& I[ 本帖最后由 szgflin 于 2008-2-21 16:28 编辑 ] |
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