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本帖最后由 LIN木木 于 2018-6-20 18:16 编辑
' _0 P5 o% |; V6 y- @+ g+ ]: P& w9 K8 K: ^+ ?
1、安装好allegro 16.6转PADS VX2.3
: F+ k: C L8 E" v5 W: k. S5 L/ g2、添加以下用户变量9 f) n& ~( q" a1 ~2 K
变量名:AEX_BIN_ROOT
# ?3 ^. \7 k# O* N9 ~值: PADS软件中translators软件的bin目录路径
! E$ H" U" \ k变量名:AEX_ENABLE_JOBPREFS_LAYER_FIX
5 S& G7 u- M3 i, J8 Y( D4 ?值: 1
- v% ]+ J. p' y1 C( D+ b; Q变量名:Home0 ^# a: {( i/ `+ I: P
值:Cadence软件的pcbenv文件夹所在目录的路径
; H# q* w+ w$ y& c4 d$ W1 a3、将PADS软件skill_scripts目录里面的文件全部复制到Cadence软件的pebenv目录里面
7 ], h: i& e# ~6 I4、打开要转换的文件,选择allegro PCB editor XL版本及以上版本,在Allegro软件的Setup下的user preferences Editor 中的Skill选项里,在telskill选项中打√ , 这时软件会弹出一个对话框,不用理会,关闭就是+ B1 g* w1 c5 p. i; P+ V
5、command命令栏中输入skill load "dfl_main.il",回车后,会看到返回T。 注意,输入时,引号不能少,load和引号间是有空格的1 |+ l3 q/ L& p1 V
以上步骤是copy来的,以下是我遇到的情况和解决办法:
% r g9 X, c( N0 N" S% P第5步出现:
9 b, B# R! A$ C! NE- *Error* load: can't access file - "dfl_main.il"
2 F! D& Y, a% L' F* o5 lWhat!这是什么鬼,完全按步骤来的啊
1 @! ?; c2 ^' s, R好吧,继续查找原因# F6 @ z: [# U i
发现在pcbenv文件夹下还有一个pcbenv文件夹
k3 d7 k2 x( V6 {3 K1 T
d" J* i u. J; v& ^6 L4 o9 G- W
猜测是文件指向的问题,于是再将D:\PADS\PADSVX.2.3\SDD_HOME\translators\skill_scripts下所有文件复制到新的pcbenv文件夹下. b: C5 }4 Q9 e7 I
重新运行skill load “dfl_main.il”% q' _3 @5 d* A) c- Y
这下子就OK了,然后main out' E1 p) o* m- d2 y: `
弹出
& ^ U& f+ x5 {1 p j8 M5 R
, f9 m* j8 [# ]3 g怎么和网上的步骤不一样啊?不管,先转再说,转完后看到Done了; q% _2 w2 c5 F' E# b, J) `
+ ?6 Y) @3 W7 V+ x! s好了,这下打开allegro Designs Translator,开始转PADS' Z. _( w/ ^7 G) u2 E
. I4 H# @& \: f* r8 Q
竟然又出现错误->>9 W# Q3 w7 E- E( P9 Q
* Z" x/ p' Q: c4 H/ n2 Q0 N好吧查看下文件LayoutDB.dfl,记事本打开,发现有错误$ O5 Z. _2 E2 Y# ]2 m3 A7 ^8 y# D
b* S! c$ D- w: q猜测是brd文件本身存在DRC错误,于是换一个简单点的没有错误的文件试下。# Y. V3 F: s6 K7 ]3 }) Z" J2 `. X- u
这次用的是allegro自带的文件. C r) ]2 |2 p$ F5 ]
( d7 y/ c. T, a, X( ~" y继续,这下竟然可以了-->>. m% h }0 x6 W% t% S& \
& n8 ^+ o w' j3 W$ T2 D
转换完后,文件夹下出现design_1529488404.pcb
6 t2 @1 e+ f+ [+ O$ v: X1 q
, z3 O7 {4 ^7 I* Z) S# s9 s$ y4 D用PADS打开,成功了7 O$ h6 _# e9 w, m
+ R5 Z/ i$ d% y2 P. a至此,转换完成!( m1 p1 h |) _2 `
/ C) ] R5 _# g' O5 N# \- L& Q |
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