请教Hyperlynx两层板差分网络阻抗值问题

xingnuolgsx

有个问题困扰很久了，发出来还请各位大神指导一下：
两层板中的LVDS时钟差分网络从Boardsim export to Linesim时，发现差分阻抗值怎么都不是100Ω，如下图，导致仿真出来的眼图结果比较差。
用Add Ref. Conductor后，差分阻抗值接近100Ω，但感觉还是不太对，PCB中走线线宽和间距都是计算过没有问题的，Boardsim中的叠层设计中也将其中一层设置为plane,
不知道两层板的阻抗到底应该怎么设置？
另外TL11和TL23这种没有没自动识别为coupling的应该怎么办呢？
4 l. d$ x  S# [" G2 B. G) Z+ d

xingnuolgsx

superlish 发表于 2018-6-21 14:09
或者你加个绿油层看看

- V( z- S4 m; R4 A/ r) S$ K加了绿油层阻抗值接近了。
# C$ d4 q/ s# d+ a) {

superlish

或者你加个绿油层看看

superlish

设置介电常数没？一般内层变化不大，表层就不一样了，按照工厂的表层算的是偏大的，
7 l' J0 F5 z/ S; I实际生产出来会接近要求的50或100等（表层需要经一系列表面工艺处理后）

xingnuolgsx

还有那位大神对“Add Ref. Conductor”的用法了解的，还请指教一下，不知道这个具体是什么意思？

xingnuolgsx

superlish 发表于 2018-6-21 09:30
叠层设置对没有？ 每个工具计算的也不一定就一样的，总有点出入的，如果是叫板厂计算的，板厂估计会根据自 ...

  i) I8 I. U/ c6 U1 s4 h" X1 w! f叠层设置就是按照板厂给的参数设的，应该没有问题。这组LVDS信号是跨接两个PCB板的，在主板（6 layers）中从Boardsim export to Linesim后，阻抗值单端是接近50Ω，差分接近100Ω，如下图。
7 E/ a" b: O2 k5 B7 ?但是在开关板（2 layers）中export to linesim，单端和差分的阻抗值都不太对，不知道问题出在哪里？
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superlish

叠层设置对没有？ 每个工具计算的也不一定就一样的，总有点出入的，如果是叫板厂计算的，板厂估计会根据自己的工艺能力做了补偿什么的，也不是都是一样的