求救ALLEGRO布局部分元件放不了ALLEGRO界面里

毒女

ALLEGRO手工布局,一种是将元件一个个从库中放入板框内。另一种是一次性全部放在板框外面
) U2 M: f, B" d" ~/ m" s' q9 R  
   我用的是第一种方法。为什么最后U1，JK1，（T1，T2，T3，T4共用一个PCB封装）。无论自己怎么放，还是放不了ALLEGRO界面里。
8 ?& `( l6 R1 |+ a  
: R" t: W# Z& x+ n+ ^# Z4 k  之前以为是封装没有做好。于是重新做了JK1/T1的封装。再导入NET。最后。还是老样子

- C. Q6 ]' ~  X9 j1 s7 G   请求大家看看这是什么情况。

282280072

热心人真多，，，不错的论坛

coralyin

看了你们解决的问题~~~
9 I" E0 F" N. y; Q  我的问题也解决啦

xingzhang

原来如此

clf1985

那请问如果加BGA的定位孔该怎么办？

毒女

怪不得他们要求我一定要把NC都画上，要不会报错。原来真有。
瓷娃娃 发表于 2009-2-13 11:32

+ \" J& |- x+ Z+ c" f. \$ W 这么好呀.还有人提醒你呀. 我就像一个无头的苍蝇,碰到问题先自己弄.看看书.真的解决不了了.只好请大家帮忙了.

毒女

也可以在画封装的时候把多余的PIN做如下设置为Mechanical
就不会出现错误了
/ F" f( P4 U/ y2 j/ M16129
袁荣盛 发表于 2009-2-13 11:47

高手呀.原来把多的PIN改成机械的而非元件.就可以避免了

谢谢.受教了..

袁荣盛

也可以在画封装的时候把多余的PIN做如下设置为Mechanical
  ^* j# W2 {4 v/ R2 s# ]$ R1 q就不会出现错误了

毒女

刚刚又去看错误报告.有很多警告
Spawning... "C:\Cadence\SPB_15.5\tools\capture\pstswp.exe" -pst -d "d:\project\sch\allegro\pdc20090213.dsn" -n "d:\project\sch\allegro\allegro" -c "C:\Cadence\SPB_15.5\tools\capture\allegro.cfg" -v 3 -j "PCB Footprint"
5 ?8 ]7 P1 M( D0 l' M3 g#1 Warning [ALG0047] "No_connect" property on Pin "IC1.7" ignored for IC1: SEND, MCU (13.50, 4.00). Connecting pin to net "N16888364".
#2 Warning [ALG0047] "No_connect" property on Pin "IC1.5" ignored for IC1: SEND, MCU (13.50, 4.00). Connecting pin to net "N16888362".
; S' _8 ~) I+ M4 h' ]* g1 ]$ y9 H#3 Warning [ALG0047] "No_connect" property on Pin "IC1.11" ignored for IC1: SEND, MCU (13.50, 4.00). Connecting pin to net "N16888046".
#4 Warning [ALG0047] "No_connect" property on Pin "JK1.1" ignored for JK1: SEND, MCU (11.90, 9.20). Connecting pin to net "CAMERA".

SINGLE_NODE_NETS ON
6 t+ s9 H8 [" U4 k; R   SPLIT_MINIMUM 0
4 [+ T: R: v' I. z. F6 G   SUPPRESS   20
& w, v+ P% U" U* ]' t1 r7 j1 \   WARNINGS ON
No error detected
No oversight detected
3 J' x9 A3 `4 U: p No warning detected
! ?& |& x: q8 x4 [* \- E+ e" Jcpu time      0:01:11
elapsed time  0:00:00
4 _9 J& S! x* ^/ \+ |

  我看了原理图.它们都是连接在一起的.我想只要导网络不删除网络就可以了吧.  
7 p6 ~! L1 t+ o' g( ~  现在元件全部可以放入到ALLEGRO里面了. 那这些警告可以忽略吧
; [8 b0 U6 M" A' S  下一布就是布局了.

瓷娃娃

怪不得他们要求我一定要把NC都画上，要不会报错。原来真有。

毒女

如果是你PCB封装引脚数比原理图符号引脚数多的话
导网表时只会是warning

2 F/ e* x3 S) Z: x+ X如果反过来才会是error
/ u  Z& Y* E9 F. gwarning是可以忽略的
所以楼主会出现这样的问题    log里面有提示pin numbers dont match，check device...
" O+ ?. V+ u. l; k9 H  j- P9 a袁荣盛 发表于 2009-2-13 10:36

厉害,
! H# c1 T+ s4 D2 U8 T 还真的是PCB封装引脚数比原理图符号引脚数多

毒女

我有以下三点建议：
1 `0 S1 E/ {, u) h$ v+ u1：看一下原理图该封装的管脚的数目是不是和pcb封装的数量一样
; V: M0 O$ k7 E8 v. T5 d2：看一下该器件的pad是否在库中
3：pcb封装名和原理图是否一致
/ f9 d4 q; `8 m/ _5 T3 s, Acathyyuan 发表于 2009-2-13 09:37

是的.刚刚才发现原理图只有几个PIN.PCB封装它却多了几个PIN.

  崩溃.在PADS里面.只有原理图比PCB的脚会多的时候的时候. 才会有问题的呀.
  怎么ALLEGRO里面.原理图一定要跟PCB数量一样吗.
: I9 r  l: A% a) i5 x/ F, \  这样的话.只能改原理图了吧..

袁荣盛

如果是你PCB封装引脚数比原理图符号引脚数多的话
* ~: Q0 H0 O8 s# C$ n, n+ h4 R导网表时只会是warning
7 a* Q( b9 F( z( u) x* v  l+ B
- n' L- p6 V# Q8 I2 m$ I) U7 A如果反过来才会是error
: e; [7 t) a5 j5 B9 ]warning是可以忽略的
# X1 U4 _; T9 ~所以楼主会出现这样的问题    log里面有提示pin numbers dont match，check device...

molyzhang

应该是5楼说的第一点的问题

lara_bxc

如果是5楼说的原因的话，导入网表时就会提示错误了