有人用cadence的egro Design Authoring吗？

myexpma

cadence最近推荐使用allegro Design Authoring来代替capture，不知有没有人用过？如有，请介绍一下。
1 F5 [+ d# b8 A; H

onlyking

myexpma 发表于 2018-6-15 23:55
8 j* r% ?6 S# N) j* d3 e0 y# }我安装的是spb17.2，网上下载的，没有看到有此软件啊？

你安装完成后，在进入的时候就有

myexpma

onlyking 发表于 2018-6-12 15:17
- L! U+ C& Z5 Z2 ~安装软件自带的，只要你的licence支持，你在进入时，可以选择的

我安装的是spb17.2，网上下载的，没有看到有此软件啊？

onlyking

myexpma 发表于 2018-6-8 21:39
应该不是吧，介绍中没有提到HDL。

2 q  W7 y5 P# t安装软件自带的，只要你的licence支持，你在进入时，可以选择的

myexpma

amaryllis 发表于 2018-6-8 09:29
就是原来的HDL吧，安装包默认带这个组件

应该不是吧，介绍中没有提到HDL。

amaryllis

myexpma 发表于 2018-6-7 22:23
+ Q9 S  e. O  f9 ~$ Y: j$ h5 o- z7 e从哪里可以得到软件试用？哪个论坛有下载？

- |7 Y8 V. [- s( Z- T# P就是原来的HDL吧，安装包默认带这个组件

myexpma

gleefly 发表于 2018-6-7 10:57
# W/ n4 Q6 p+ Z3 U- x* M1 |1 nAllegro Design Authoring 原理图工具特色:
& c! }+ H) L. c9 F5 l1、完全层次化的设计方法
, f  u, p0 ~1 N2、多视点（多个窗口显示相同或者不 ...

从哪里可以得到软件试用？哪个论坛有下载？

gleefly

Allegro Design Authoring 原理图工具特色:
1、完全层次化的设计方法
2、多视点（多个窗口显示相同或者不同的电路）
3、组件浏览和实体元件选择（具有过滤功能的物理元件列表）
4、项目管理器（统一流程管理，工具的运行设置）
5、层次管理器（结构管理）
* r) B" d' R- O6、直接从原理图生成层次化的VHDL和VERILOG网表格式
7、Cadence SKILL 程序语言扩展支持
8、所有的Allegro PCB Editor产品可以交互设计与交互高亮显示
9、优化算法保证最少的元件使用
2 `/ G1 O$ F& L) I0 H10、通过附加工具交互式的来保证原理图与版图的同步
11、生成标准报告,包括自定制的料单
1 T9 C' \9 b$ J: F12、TTL, CMOS, ECL, Memory, PLD, GaAs, Interface 和 VLSI 库
( j3 `" \. D7 O13、ANSI/IEEE以及常用符号
EDIF 原理图与网表接口特性:
- r5 |9 H& a6 |: @* H; n+ H, v. z( n1、支持EDIF 3.0.0标准
2、支持平坦化和层次化设计
% ?* m0 K) e0 z- f1 p% u/ m, D3、所有SYMBOL库的转化
/ h+ H8 v* y9 E$ y2 c4、支持的器件，PIN和对应的MAPPING

gleefly

有！用习惯了也很好用！
2 G& j/ g+ D- e: S2 B7 e6 F+ q原理图库不兼容，更换挺麻烦的。