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FPGA工程师都知道，Verilog代码绝大部分都是always语句，结构基本上都是一致的，为了减少重复性的工作，让工程师专注于设计实现，明德扬精心制作了常用模板，只要你安装好明德扬提供的GVIM，就能使用这些模板了。 1.模块的模板 在GVIM输入“Module”并回车，如下图所示 ![]() ; X3 Y k+ ~* ` r
就能得到下面的模块的模板。# T0 r. P" z1 p- @6 o
![]() ; N- ]% G+ D! T+ j B2 @0 W
模块的模板包括了输入输出信号列表、信号定义，组合逻辑和时序逻辑等，这是一个模块常用的组件。学员只需要理解各个部分的意义，按要求来填空就可以，完全没有必要去记住。我看很多学员刚开始学习时，花费大量的时间去记住、背熟模块，这是没有意义的。) n+ b5 n$ }1 R! ~) v
2.输入“Reg1”并回车
G5 Y) @) ]2 x& o: x5 r; h![]() 4 s' X7 Y( W, |6 N
就能得到单比特的reg信号定义
- ?' p6 R2 A- H- M7 A![]()
: [% o5 s1 I( x9 s 3.输入“Reg2”并回车: w E3 t) @- v D& ?* _) s1 V. ~
![]() 7 f9 s- c3 I P# W
就能得到2比特的reg信号定义% ~' T, t( P _3 Z4 D0 [
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2 Z" l' j4 \" R2 Q
4.输入“Reg8”并回车( T& z4 C- S- n2 Q5 m
% Z& _) g: @" N+ w* t7 P
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. X+ A8 U# B+ [& @0 ~
就能得到8比特的reg信号定义
- {& A, @; H$ _$ u" D, p, [* Z& p ![]()
, Y. `) ~0 {5 b t L
类似的快捷命令有：7 f, W* J; z; ]8 d7 ?; v
reg信号 | Reg1 | Reg2 | Reg3 | Reg4 | Reg8 | Reg16 | Reg32 | wire信号 | Wire1 | Wire2 | Wire3 | Wire4 | Wire8 | Wire16 | Wire32 | input信号 | Input1 | Input2 | Input3 | Input4 | Input8 | Input16 | Input32 | output信号 | Output1 | Output2 | Output3 | Output4 | Output8 | Output16 | Output32 |
要使用上面快捷命令，需要明德扬的配置文件，欢迎关注明德扬公众号“fpga520”，或群544453837索取。口号：多用模板，减少记忆，专注设计！ |
: P) k, f* {, Y9 n E2 O5 l |
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发表于 2017-11-29 16:25
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