【讨论】层间切换走线阻抗的理论计算

forevercgh

我们所接触到的关于走线阻抗的理论计算公式是针对层内布线（表面型微带线，嵌入型微带线，非对称带状线，对称型带状线），但由于实际情况所限，我们往往要通过层间切换的方式来完成布线，不可避免的，我们就要接触到盲孔，埋孔，通孔，当然，这些不同孔型都有近似的寄生效应计算公式，但我们如何有效的结合这些近似计算公式达到整个层间切换走线的阻抗理论计算？
0 A. W$ Z+ s8 U$ Z) g8 \8 W
note：众所周知，一些SI工具（Hyperlynx，SQ...）会对层间切换走线给出一个阻抗值，但我们看不到这些工具的源码，我们并不清楚这些EDA巨头是以何种方式来进行理论计算的。想清楚的是这个实际的理论计算过程，而不是通过工具得到的最终结果。

8 i) r4 V+ I  B8 A( y% e2 k“需要理论计算过程”
请高手指教
) B0 W) ]; n. X3 m6 [. P
; L2 j  S/ p! M' K) o: v[ 本帖最后由 forevercgh 于 2008-1-21 08:42 编辑 ]

dannychan

20%的误差，足够一般板不考虑阻抗拉

dannychan

迷惑中。。。。。
+ r; z$ d8 u8 V  {, Q' A阻抗跟工艺关系很大。举个例子，有一家PCB厂的顶层单端阻抗是SI8000无绿油模式算出来的值*0.9+3.2，但线宽，铜厚，PP板厚，芯板厚，介电常数都不是allegro中设得值。残铜量影响板厚。内层，负片层，外层同是1oz的铜，厚度完全不一样。
; G2 v  J, J; ]2 J太迷惑拉。。。
求高手做八层以上的叠层，最好是做成allegro能用的。因为看到别的资料，说线的等长并不等于延迟的相等。而蛇线的唯一目地是为了延迟相等。不在allegro里设好叠层，延迟应该也是不准的吧。
1 |, u/ L" z7 W2 o  @8 w: u好迷惑啊。。。。
8 G; k* P9 @! T4 z  A好在有一点，一般板要是做+/-10%误差的阻抗。这样就有一点，六层以下的普通板的阻抗，厂家都能满足。十层以上就难说拉
求有经验的详细来个例子流程

cheetayu

整个层间切换走线的阻抗理论计算？
/ R' E  \/ x  X) r9 L* |不明白你这里说的阻抗是什么阻抗。层间切换走线整体来说，没有特性阻抗，因为各处的阻抗是不一致的。直流电阻没什么实际意义。
为什么要算整体的？分开处理能很好的分析对信号的影响。

yangganbo

谢谢

forevercgh

多谢两位大师点拨。
# u% p5 z$ `- S相关资料会进一步查阅
, m4 b% o- z2 x7 j
allen的图及公式应该出自 High-Speed Digital Sysem Design

[ 本帖最后由 forevercgh 于 2008-1-23 08:27 编辑 ]

wljboy

层间切换除了保证切换的两个信号层阻抗一致外,还要使过孔阻抗也一致,对于比较高速的系统,过孔都要建模,比如HFSS通过建立过孔的焊盘大小,孔径,孔的长度等参数,提取出S参数,再转化为spice模型,而其它一些2D或2.5D的仿真器可提取出RLC参数用于仿真,如specctre,但是精度没有HFSS的精度高,要想了解具体的计算过程请查看相关文档.