2017年8月17日公益PCB评审报告节选

EDA365QA · 发表于 2017-8-18 08:39

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1. 电源没加粗.

EDA365QA · 发表于 2017-8-18 08:40

3. 高速线不要在挖空处转.

EDA365QA · 发表于 2017-8-18 08:45

10. 保护地与其它网络间距加大，VD26与L5共模电感换位置，L5共模电感前后做隔离.

zhgabriel · 发表于 2017-8-19 02:01

wangdalei 发表于 2017-8-18 17:53" H) v4 q$ W4 y. I1 w- S
不要成排放置过孔。有什么注意吗？

可能是会使得内电层被分割

zyh610710 · 发表于 2018-1-18 09:11

学习学习

fengyu6117 · 发表于 2017-11-7 10:25

sxiaofeng · 发表于 2017-9-2 11:28

EDA365QA 发表于 2017-8-18 08:42 @# X2 {) ^+ f) z3 t3 y8 ~8 F- }- z
6. VIA不要成排.

成排形成分割线，交错放

ladia · 发表于 2017-8-30 09:12

学习

飞梦 · 发表于 2017-8-22 16:42

过来看看，学习学习！

wangdalei · 发表于 2017-8-18 17:53

EDA365QA 发表于 2017-8-18 08:42
# k, T+ b" {7 E( D+ _3 u2 ~6. VIA不要成排.

不要成排放置过孔。有什么注意吗？

紫菁 · 发表于 2017-8-18 11:53

赞，很棒

飞梦 · 发表于 2017-8-18 09:33

过来看看，学习学习！

EDA365QA · 发表于 2017-8-18 08:45

9. DDR2时钟与DQS差太大了.

EDA365QA · 发表于 2017-8-18 08:44

8. 电源地PIN脚加粗

EDA365QA · 发表于 2017-8-18 08:43

7. 确认连接器位置,板框线不对板边.

EDA365QA · 发表于 2017-8-18 08:42

6. VIA不要成排.

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