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建立元器件的怎样设定器件的所占空间

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发表于 2017-8-2 16:13 | 只看该作者 |只看大图 回帖奖励 |正序浏览 |阅读模式

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x
我今天建一个封装,是一个很大的圆形的电解电容,我建好了以后发现,系统默认这个器件是方形的,就是说本来是个圆形的器件,在器件的旁边还可以放置一些小器件的,但是系统认为是方形的,就把这些空间区域也当成了禁止放置其他器件了,放置就会报器件重叠的错误。# A1 D9 H' n1 O# q: r
所以我想问下,能不能在建立器件的时候,自己制定这个器件占据的空间位置,就类似assemble 层一样,我找了半天,没有找到这个命令,请问大家有没有遇到过这个问题。
6 m0 g& _& V2 w
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发表于 2017-9-30 12:02 | 只看该作者
在“设计——规则”,把这两个地方处理一下就行,红圈中这里软件默认是√,把这两个√去掉就好了!
; C3 I) Y% m; l9 K( j+ s% {7 N

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发表于 2017-8-15 16:05 | 只看该作者
本帖最后由 yihafewu 于 2017-8-15 16:11 编辑 . t* a$ d; t; `- J, g2 T) ]
WattleHua 发表于 2017-8-15 13:43
2 v2 O8 p, C* X, T( B! E' x  g4 [效果
$ _0 C! p, x5 Z5 ^9 |0 A1 t( d上面有
8 j; M! ?( {3 r- u* X5 M下面没有

& Z7 ^1 ?4 o: ^我知道了,非常感谢。/ B/ v' b  y" u4 N+ a2 _& |. }
两个靠近的元件都要3D才行,一个3D一个没有3D也是不行的。. `6 C' p- e, k3 Z7 Q" ?
; s4 {' T' i! T6 m% G

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发表于 2017-8-15 13:43 来自手机 | 只看该作者
yihafewu 发表于 2017-8-14 10:16' e' ^! W" `! p
你好,能否简单说明下怎么操作。; o4 r* @* N+ n1 {- u5 w- h' \( i
我把3D封装放进来后还是一样的。

- [( S: K. D& X0 T6 Y. X效果% I% E' a+ g& R" S0 K5 V
上面有
- P8 q' g* N' C* Z7 `8 w$ Y下面没有
0 l# W6 \6 t+ }4 Y3 [

A]VFKIV_F]MSI6HDN6SL94T.png (67.71 KB, 下载次数: 0)

A]VFKIV_F]MSI6HDN6SL94T.png

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我知道了,非常感谢。 两个靠近的元件都要3D才行,一个3D一个没有3D也是不行的。  详情 回复 发表于 2017-8-15 16:05

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发表于 2017-8-15 13:39 | 只看该作者
yihafewu 发表于 2017-8-14 10:16
, n' C: D. p" @1 O你好,能否简单说明下怎么操作。) _$ ]# d1 {9 O: [" V
我把3D封装放进来后还是一样的。

! D' }1 [% g. a; _. V7 hhttp://resources.altium.com/i/785514-creating-3d-component-bodies-in-a-footprint-library/0?
+ p7 o$ ?- Z$ ?0 g" [; D1 N4 d/ j, N) n+ n3 f6 y) m

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发表于 2017-8-14 10:16 | 只看该作者
WattleHua 发表于 2017-8-12 23:59
; e$ a5 N, W: t$ [" x1 k添加3D元件体可以完美解决
5 d$ [( T' X* y& R4 F" W* C具体你看看AD自带的封装库你就明白了

, l; F. S) {8 n8 U你好,能否简单说明下怎么操作。
3 L: V, s; g6 T/ J% |9 K  |我把3D封装放进来后还是一样的。
0 f- U- i  F2 \  l9 K. H

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效果 上面有 下面没有  详情 回复 发表于 2017-8-15 13:43
http://resources.altium.com/i/785514-creating-3d-component-bodies-in-a-footprint-library/0?  详情 回复 发表于 2017-8-15 13:39

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发表于 2017-8-12 23:59 | 只看该作者
添加3D元件体可以完美解决
# l2 ~& `3 B. ?2 \  V具体你看看AD自带的封装库你就明白了
! y6 F7 v0 V% o' }4 F8 n* Y4 i

点评

你好,能否简单说明下怎么操作。 我把3D封装放进来后还是一样的。  详情 回复 发表于 2017-8-14 10:16

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发表于 2017-8-10 17:23 | 只看该作者
AD软件封装 生成的那个白色禁布区、是根据丝印或者焊盘所占用最大尺寸生成的,不像allegro可以自己画PLACE_BOUND_TOP ,所以这点很不灵活,因此布局的时候,有时候重叠了报错也没关系,自己把握好。
技术上的突破,一个人很局限,一群人的努力才能取得长足的进步。
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