2017年7月23日公益PCB评审报告节选

EDA365QA · 发表于 2017-7-24 08:37

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1. 跨分割，如ART04与ART07互换就可以避免跨分割.

eda1057933793 · 发表于 2017-9-6 15:05

EDA365QA 发表于 2017-7-24 08:41# h# p% u/ e+ |( M: x* g
5. 时钟与DQS差太大了.

看图片，地址、控制、时钟线走的是T型拓扑，而数据线走的是点对点的，那么时钟和每组数据线的dqs该怎样控制，datasheet里应该有写等长控制要求，这种的应该是到每片颗粒的时钟线长度比到该颗粒的dqs长一定的数值是吧。

eda1057933793 · 发表于 2017-9-6 11:46

EDA365QA 发表于 2017-7-24 08:41
0 u$ w9 w4 u1 D. B7 Q' x4. DDR下拉都应在末端.

是指的vtt的电阻吧，这个端接电阻放在哪里应该看走的拓扑吧，如果是fly_by，就需要放在末端颗粒，现在看这个图走的是T型拓扑，是不是放在中间的T点位置？

pcb · 发表于 2017-7-24 14:49

wshna0221 发表于 2017-7-24 14:41. ?+ [# B. v1 b( w/ B7 v
哦，那遭了，刚做了一块板子，差了1000mil左右。DDR3两颗芯片

DDR3没有这个要求

fengyu6117 · 发表于 2017-11-9 09:08

jacekysun · 发表于 2017-7-27 12:15

pcb 发表于 2017-7-24 14:49
0 h% C2 D6 K5 v Z7 ^' w5 m6 X4 |DDR3没有这个要求

对，我也看到DDR3没要求DQS和clk有相关联的

wshna0221 · 发表于 2017-7-24 14:41

pcb 发表于 2017-7-24 14:118 p$ {8 D: f, Z& c7 }
最好不要大于500MIL.

哦，那遭了，刚做了一块板子，差了1000mil左右。DDR3两颗芯片

pcb · 发表于 2017-7-24 14:11

wshna0221 发表于 2017-7-24 09:50! z0 t, k. J p# I6 e
差多少合适呢?

最好不要大于500MIL.

wshna0221 · 发表于 2017-7-24 09:50

EDA365QA 发表于 2017-7-24 08:41
/ g9 Q6 I9 O; v% c0 r+ I8 p) N5. 时钟与DQS差太大了.

差多少合适呢?

qilinwang66 · 发表于 2017-7-24 09:02

EDA365QA · 发表于 2017-7-24 08:45

10. 左右两边有跨分割.

EDA365QA · 发表于 2017-7-24 08:44

9. 板框有移动了.

EDA365QA · 发表于 2017-7-24 08:43

8. 相邻层有重叠走线.

EDA365QA · 发表于 2017-7-24 08:43

7. 5V需要补强.

EDA365QA · 发表于 2017-7-24 08:42

6. 跨分割还可以优化.

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