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信号的隔离MOS使用

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发表于 2017-7-6 00:38 | 只看该作者 回帖奖励 |正序浏览 |阅读模式

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x
如图CPLD1发送,CPLD2接收。信号在两个单板上都需要P3V3上拉,为防止P3V3_2还没起来时P3V3_1会漏电过去,设计了图中用两个NMOS隔离。% |/ W. S3 J6 g$ e
疑问,能不能防止漏电?假如两个P3V3都已经OK,CPLD1发送数据(1或者0)能不能被CPLD2正确接收到?CPLD1和2应该把管脚设为什么状态?% `# x7 C' v5 M. L  E1 i. L

" E9 e" r/ R, d' S1 {% ^6 d/ \0 U

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发表于 2017-11-7 10:46 | 只看该作者
进来学习下,3V就可以完全控制导通的N-MOS管(60V/12A) MOS(场效应管)/STD12NF06LT4 编带
$ m, C, A% s( Y
  1. http://www.szlcsc.com/so/product/details_93709.html
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发表于 2017-7-14 10:44 | 只看该作者
本帖最后由 fyangp 于 2017-7-14 10:50 编辑
# G% t0 _% e: J' v8 |* @- g. E. @% o$ k& Q7 v1 b) `! S
这个最简单的是用二极管处理,方法如下:A ——》B  ;A为输出,B为输入;AB间加二极管,注意方向,要反向连接,在B处加一上拉电阻即可。  需要注意二极管的选型和速度
2 _3 I0 y' Y" G

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 楼主| 发表于 2017-7-11 23:53 | 只看该作者
几天没来看,狗版竟然回复了这么多办法。先回复为敬!

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发表于 2017-7-10 09:26 | 只看该作者
超級狗 发表于 2017-7-8 14:17
9 N/ F) K6 C! T, w) T5 D; i/ |方法四# L9 A0 P  K; z% [9 h
& v# ^% z; B: }! l
Dual Supply Bus Buffer / Level Translator with Power Isolation Feature

$ B, o( Y0 c. F- D) y2 k7 e狗大叔我膜拜你。。。niubility

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发表于 2017-7-9 11:01 | 只看该作者
可先仿真试试

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发表于 2017-7-8 14:17 | 只看该作者
本帖最后由 超級狗 于 2017-7-11 08:12 编辑 9 Y$ R' G: O' n5 P2 O
+ s5 H3 r; W# g! p+ e1 u( D" s
方法四
4 ?: W  w+ T5 |; v3 @
9 R* x) h* A3 ?/ j* BDual Supply Bus Buffer / Level Translator with Power Isolation Feature
4 \2 ~2 }( E: t. v! I' n+ `/ u
/ i' r4 P4 G) X( I4 b
很多雙電源的 Bus BufferLevel Translator 都有一種叫 Power Isolation 的功能。任何一個電源管腳沒有供電,芯片的輸出管腳就會維持高阻抗High-Z)的狀態。1 ^4 S& y& S' ^7 j1 ]4 s. O

- B! K1 J; m4 t; C/ X. p) x# RPower Isolation 是 TI 的稱呼,網搜或芯片資料中不一定找得到這個字,但只要你有發現類似下列的字眼,就表示有 Power Isolation 的功能。
. I" l. |1 B  D, [0 ^( x# m( s( b3 y, d4 }$ _, w  Y

5 d( t4 W/ l  v" B2 x7 V( k% n& B! R/ N下面文字是節錄自 NXP 74LVC1T45 新片資料︰+ b  o5 Z' V3 l6 a/ x1 O7 x- I/ `
The devices are fully specified for partial power-down applications using IOFF. The IOFF circuitry disables the output, preventing any damaging backflow current through the device when it is powered down. In suspend mode when either VCC(A) or VCC(B) are at GND level, both A port and B port are in the high-impedance OFF-state.1 f( ?! b$ u& f

' @$ f  {  D% {  W8 J$ _因為這類的 IC 還不少,在此僅附上 74LVC1T45 芯片資料做參考。
" h7 Y3 L2 `9 ]4 z% J4 C
( N# C0 _+ E- O+ n! q: [/ M, J' U2 F  I$ _8 N/ U  y

DIODES_74LVC1T45.pdf

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TI_SN74LVC1T45.pdf

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狗大叔我膜拜你。。。niubility  详情 回复 发表于 2017-7-10 09:26
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发表于 2017-7-8 13:50 | 只看该作者
方法三
1 b& J4 B- Q8 n3 L6 n4 W6 u( C3 @! n+ G- t; b* ?5 p
Tristate Buffer with Active High Output Enable 74LVC1G126# S! v, d3 l  k9 Y

) o. Z* }5 `0 n/ b" l( c7 _# a/ O' v# a
  • 電源接 P3V3_1
  • OE (Output Enable) 接 P3V3_2,並且加一個下拉電阻至地。
  • P3V3_2 沒電時 OE (Output Enable) 透過下拉電阻落地,74LVC1G126 的輸出是高阻抗High-Z),兩邊的訊號是斷開的。6 ^8 x1 g. z" w  \8 a6 p  i4 S

  e0 N5 i$ C" l/ b
) f$ ]3 A0 ^2 H

DIODES_74LVC1G126.pdf

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NXP_74LVC1G126.pdf

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TI_SN74LVC1G26.pdf

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发表于 2017-7-8 13:35 | 只看该作者
本帖最后由 超級狗 于 2017-7-8 13:37 编辑
( N) _) R5 z9 [- R- A5 e) O6 k" a% X8 d8 H+ v) c5 h6 a
方法二( o3 x: @% _+ I  b
5 F1 f5 X( p. {/ d- U2 z6 v* P4 c, R
Non-Inverting Buffer with Open Drain Output 74LVC1G07
# l, b* f1 [! {  L- o8 Q, X: ?  W' T. b9 u8 Y) r8 X( [( \7 J
電源接 P3V3_1。
$ i3 {0 w0 ~' b; z
; S8 A0 N0 B, L' s3 X0 i( h1 ]7 I

DIODES_74LVC1G07.pdf

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NXP_74LVC1G07.pdf

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超級狗 发表于 2017-7-6 19:12
9 J- v1 K" Y# B+ D你不是用兩個 OC 門或 OD 門串接,訊號負負得正就過去了,需要搞這麼複雜嗎?
9 }6 `9 @1 A! X; v& o; V: q- }
狗大叔,另一个帖子等着您回复啊,我望眼欲穿
! I, ~6 ]1 r0 F$ Y& H5 k# h0 o2 O  R

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发表于 2017-7-6 20:18 | 只看该作者
硬件小白静观消息,学习了

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发表于 2017-7-6 19:12 | 只看该作者
你不是用兩個 OC 門或 OD 門串接,訊號負負得正就過去了,需要搞這麼複雜嗎?# j/ B  ~- s$ w/ h1 ]
; S% i$ M- W  n& I

+ z( L1 ^1 L1 C; j) G* S* a

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狗大叔,另一个帖子等着您回复啊,我望眼欲穿  详情 回复 发表于 2017-7-7 09:13
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发表于 2017-7-6 10:00 | 只看该作者
我顶我顶顶

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发表于 2017-7-6 10:00 | 只看该作者
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