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2017年6月16日公益PCB评审报告节选(一)

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发表于 2017-6-17 10:27 | 只看该作者 |只看大图回帖奖励

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本帖最后由 EDA365QA 于 2017-6-17 10:30 编辑

1. 走线走在分割线上，阻抗线没有参考平面引起阻抗不连续。

0616-1走线在分割线上.jpg (15.69 KB, 下载次数: 1)

0616-1走线在分割线上.jpg

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发表于 2017-11-7 15:16 | 只看该作者

楼主辛苦啦。赞~

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14^#

发表于 2017-10-22 20:00 | 只看该作者

每天看一点

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发表于 2017-7-1 09:49 | 只看该作者

学习了。。。。。。

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发表于 2017-6-30 19:44 | 只看该作者

很好

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发表于 2017-6-19 09:07 | 只看该作者

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发表于 2017-6-17 20:51 | 只看该作者

竟然有两份报告，楼主辛苦啦。赞~

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9^#

发表于 2017-6-17 11:52 | 只看该作者

滴，最帅坛友卡

努力足以抵抗恐惧

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楼主| 发表于 2017-6-17 10:29 | 只看该作者

8. 有源时钟，电源管脚需要加粗处理。

0616-8时钟电源未处理.jpg (24.7 KB, 下载次数: 0)

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7^#

楼主| 发表于 2017-6-17 10:29 | 只看该作者

7. 插件器件是光耦器件，两端需要完全隔离才能起到隔离的作用。

0616-7光耦器件处理不当.jpg (28.42 KB, 下载次数: 0)

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6^#

楼主| 发表于 2017-6-17 10:28 | 只看该作者

6. 隔离盘设置过大，导致差分线没有参考平面。发现设置单孔规则，需要更改规则设置。

0616-6隔离盘过大.jpg (9.09 KB, 下载次数: 0)

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5^#

楼主| 发表于 2017-6-17 10:28 | 只看该作者

5. 菊花链拓扑：100欧姆的时钟匹配电阻为终端匹配，应该放到最后一颗DDR的位置。

0616-5DDR时钟匹配错误.jpg (25.18 KB, 下载次数: 0)

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4^#

楼主| 发表于 2017-6-17 10:28 | 只看该作者

4. SMA到AD间单端线为3G的高速线，最好表层包地并打地孔处理。

0616-4SMA到AD芯片间高速线包地处理.jpg (17.23 KB, 下载次数: 0)

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3^#

楼主| 发表于 2017-6-17 10:28 | 只看该作者

3. 过孔只有一层连接为冗余过孔，可在内层铺铜补强或删除冗余孔。

0616-3DDR的VTT上拉过孔冗余.jpg (43.38 KB, 下载次数: 0)

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2^#

楼主| 发表于 2017-6-17 10:27 | 只看该作者

2. LED正负极反了。焊接焊反LED不工作。

0616-2LED极性反了.jpg (14.39 KB, 下载次数: 0)

0616-2LED极性反了.jpg

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