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CLK与DQS要等长吗?

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发表于 2017-5-19 10:37 | 只看该作者 |只看大图 回帖奖励 |正序浏览 |阅读模式

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本帖最后由 NIWO99 于 2017-5-19 11:24 编辑
$ X5 x2 o7 H: y$ e& ?" O7 |7 t) p' V% q' ]
大家来说说CLK与DQS要等长吗? 有的说DQS不能比时钟长,有的说DQS不能比时钟短,我现在有点晕了,上来问问懂的人。( l/ V2 L; d  f) `

& g! p7 N" M% h$ I5 |/ V: J假设,我要求时钟比DQS短不超过3500,长能超过500,那么在规则中能做到吗?3 t2 _) @! \0 b5 e
以时钟线为TARGET .我要怎么写规则?  Delta= -3500  Tolerance=500' @# i, r4 I$ q' G8 K3 F9 }+ _" M* H
我这样写对吗?+ e( Z7 `1 ?! w. t" a2 a& h
" O' f3 _1 ]2 s6 H( ^0 _
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发表于 2017-5-23 09:54 | 只看该作者
superlish 发表于 2017-5-19 14:17
3 I) ?% y( B, |) [7 m一般不做要求的吧4 X) y& d; [1 w& p
你看你的芯片是否有要求??
+ H; I6 K) c" p$ h
可以设的,DQS以CLK为基准,在-3500到500之间,可以这样设置,Delta=-1500,Tolerance=2000,即可满足要求。
8 J  P: u! o) h& c

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发表于 2017-6-8 11:46 | 只看该作者
看有没有自动调节功能

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 楼主| 发表于 2017-5-19 17:23 | 只看该作者
superlish 发表于 2017-5-19 14:17
1 s8 B6 }0 k4 H4 Z一般不做要求的吧
. e+ i+ ]- {! R3 w0 \/ n4 ~' X. C你看你的芯片是否有要求??

" f; Y+ I- n4 \ 设计规范上有这样一个要求。所以我做规则时也想做这种两边兼顾的。好像是不能实现。( ]8 e3 i. b; j+ }' J
7 b$ y+ @6 D) M" \

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发表于 2017-5-19 15:45 | 只看该作者
一般情况下,CLK与DQS不用等长

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发表于 2017-5-19 14:17 | 只看该作者
本帖最后由 superlish 于 2017-5-19 14:30 编辑
) g+ q' p- g. s% t6 v; t' d
; o" y, k0 N7 T$ Y  [7 w一般不做要求的吧2 x$ @. v' v; _
你看你的芯片是否有要求??
" Z8 T+ F0 _/ u! ~. d# t3 Y2 N( s2 W/ p+ K1 a4 z
Delta 变量增量   TOlerance 误差 是+-的
& o! ]5 ?& `. c5 T5 `另外觉得楼主你的TARGET选择有问题?你到底是要长还是短啊? ?
6 e4 E; S$ I$ {$ P" v2 t像这种范围这么大的,一个网络(差分时钟对内等长可以当做一个网络)不是在正区间,就是在负区间,找到目标线,让他最长或者最短范围内就好了,然后看情况绕如果长,那就设置长500的,如果短就设置3500内的  ,不可能两边都占的) E, u0 B  g; z9 h3 q8 [
! Z: e8 T# L2 B; |2 X

点评

可以设的,DQS以CLK为基准,在-3500到500之间,可以这样设置,Delta=-1500,Tolerance=2000,即可满足要求。  详情 回复 发表于 2017-5-23 09:54
设计规范上有这样一个要求。所以我做规则时也想做这种两边兼顾的。好像是不能实现。 [attachimg]127103[/attachimg]  详情 回复 发表于 2017-5-19 17:23

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发表于 2017-5-19 13:22 | 只看该作者
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 楼主| 发表于 2017-5-19 10:38 | 只看该作者
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