大神们请指教

semisky100

如图：为什么铺铜的面积不一样，设计规则是一样的，在电源层
" r3 y9 U, A/ n' j) d& U' E7 Q

semisky100

谢谢大神，我分析了很久都没找到原因。

苏鲁锭

在图4设置窗口中点击“Use Global Defaults”，就改回CNN了。

苏鲁锭

首先提一个pads的习惯：在使用平面层铺铜时，和铜皮不为同一网络的过孔，过孔的焊环是不显示出来的。但铜皮避让过孔的距离，依然是在焊环的尺寸上进行避让。
: `6 r& d7 ]3 O! o: R2 t/ c  q7 i然后看图1，这是同时打开1，3层看到的，q键测量，焊环到铜皮8mil，与规则设定中copper to via项一样。
4 m5 R5 q/ b2 P" i8 ^/ o+ e图2，焊环到铜皮只有3mil。
8 ~! }7 b, H3 ~; }图3，不论单独设定了规则的网络还是default规则，copper to via都是8mil。那图2的问题不是这里造成的。
. B% W2 E! z# A' U9 F' a图4，看到VIA16X8过孔内层状态是CNC，和V16X8过孔内层的CNN不同。点中CNC这一行，在下边pad style里边翻到antipad，看到下边有个22mil的设置。
1 l- z5 R: K, p, w( X图5，量一下VIA16X8过孔孔中心到避让铜皮的距离正好是11mil，这和图4中的直径22mil的设定正好吻合。这里应该就是问题点了。
最后这样理解：antipad这里设置了数值后，铜皮的避让距离仅以此处为准，无视Default和Net Rules里边的约束。
8 ^$ f: B- }5 D) Z

semisky100

苏鲁锭 发表于 2017-5-5 20:05
  r7 H* G7 k) s. w+ |这得上PCB图才能找原因啊。

( a. a5 [: c/ k5 s7 u' v' V什么鬼，发表时间是将来的？

semisky100

苏鲁锭 发表于 2017-5-5 20:05
4 P. a2 p) B2 f' C' d8 @; X. h; R这得上PCB图才能找原因啊。

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苏鲁锭

这得上PCB图才能找原因啊。