问：海思HI3520D这块两层的demo板DDR3未做等长照样跑，如解？

shiyi_jiang

我在学习DDR3布线时，一个十分突出的要求就是，走线要等长处理，保证时序。（当然还有很多其他要求，这里不一一说。）然而，我看了这块海思HI3520D的这块两层DEMO板，数据线的最长走线差不多是最短走线的两倍，地址线最长走线也可达到最短走线的两倍。相差太大，根本未做等长嘛！问题是人家跑得起来丫，这不科学！！！
5 C0 ]; _) U$ L, J/ H再来吐槽下阻抗控制，这个共面阻抗控制跟那种很多层叠的阻抗控制方式，效果有什么不同么？（总有点不放心的感觉^_^）
$ f! b0 `& v/ M; O8 d8 |0 z6 }# T另外，这个样子控制阻抗，貌似不怎么用当心串扰问题了噢？旁边包着地呃！
. r. g# X% ^7 ~! H$ ~
求指导，求分析！！！

cz0924

还在的3520D阻抗是参考表层处理   所以每个线边上都有个地线，3520D对DDR3在IC设计的时候就考虑了DDR的走线，所以3520D在DDR走线部分非常的顺  没有交叉  3520D的DDR走线没有太多的参考价值  IC内部做了等长处理，这个用于DVR的产品   为了成本考虑   做两层板  

shiyi_jiang

cz0924 发表于 2017-3-1 13:36
1 }1 q) G! {! J还在的3520D阻抗是参考表层处理   所以每个线边上都有个地线，3520D对DDR3在IC设计的时候就考虑了DDR的走线 ...

" H  t  E+ P$ M8 ]这个的确。3520D的DDR管脚在芯片设计时做好了考虑，布线方便。
( T: Z0 R) V0 S  m2 G3 G9 l只是你说的这个“在IC内部做了等长处理“是什么意思啊？
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shiyi_jiang

张湘岳 发表于 2017-3-1 17:34
# g  R, F/ t- s- z这个不是共面地吧,有的线两边都是地,有的只有一边有.

这个不知道了。
& o  P# W. f5 H4 r% r2 \5 |" z) M在HI3520D的硬件设计用户指南里面有提到，有单端信号两边包地的阻抗控制，有单端信号单边包地的阻抗控制，还有单端信号两边走信号线的阻抗控制。没搞清楚是怎么做到的。
6 g# F3 l1 m/ E

123wuhuiya

wuyatao

:lol:lol:lol:lol

jxcrleo

学习下

75484702

MSTAR MTK REALTEK 这类的方案也很多 不清楚具体通信原理  电视 机顶盒 用的比较多

Plom

支持

lazybear

还要看分组的，一般本组内等长就可以了。

EDA-Q

长了见识

xx325207

学习了

beebeevincent

哇，这个已经是很久以前的了哦
1 不做等长设计，是因为有DDR TRAINNING啊。像两层板这种，如果你真要做等长，很难实现的
2 阻抗控制：如果没有共面线，阻抗会是一百多欧，共面线可以控制在70-80欧吧
当然啦，这个方案是通过了很多次仿真和实测的，所以一点问题都没有的

zhuzhenqiu

zhide guanzhu

xhy_hard

这是2层板吗？
+ {6 Q6 Y! o5 l9 v' E/ N) G. X9 NDDR3很靠近CPU了，走线不会太长，做不做等长，无所谓。其次，可能CPU本身配置的内存速率比较低

djadfas

也许  海思自己做芯片  外面根本不需要等长    芯片内部逻辑设计时候  延时随便弄加减 保证能够采样就好

clp783

海思，MSTAR的很多芯片都是这样，坐看高人解答。

sun7963608

- p* g. E  o0 p记的以前看过一个资料，DDR3控制器在发地址地址和数据之前，会自动先发一个测试信号，把延时记录下来，然后再进行通讯，这样信号线就不太用考虑等长了，因为DDR控制器已经通过延时给你处理了
% z' d$ u) K, T, a7 \7 F1 {' v