LOGIC 原理图显示错误

1061652558

元件管脚显示的时候 没有挨着外形，是有哪里设计错误了么？？？
( Y4 K% y! a6 k' C

shiyanjun00

我来给你做一下解释：
1、首先你要明白原理图库中你每次建库时放置的PIN，来自于哪里？看图：

: ~1 J2 }' a3 B$ d% N7 a
/ A  e; S% b4 P3 ?

5 h# m. R! a5 V7 \2、打开这个PIN,明确这个PIN的长度(一般是200mil)、端点用处等因素。看图：
' W2 V/ U7 B: I! U9 X& c6 a' \( D

* ^7 ^6 B, O0 ~: `3、你的问题出在CAE Decal阶段，填写了比所用管脚更长的参数。看图即可明白：
; _7 M& N0 ^& E9 N9 X' p
& M; t( }, U2 O* V' V
           填写了与管脚长度一致的距离200mil，正确：
               

         
           填写了比实际管脚长度长的距离300mil，错误：错误：错误：
& K0 M2 i) m* L4 N

& o& G, [  s  h3 i* v

" A. }- m8 @, Y

zhangtao2

CAE从新修改下就好了

CS.Su

1061652558 发表于 2017-2-6 09:01
是不会有影响  就是想做到统一格式 看起来舒服些，，有招么？？

要美观就重新编辑下封装就好了
( Q* }" @, b. T- Z' ^

1061652558

CS.Su 发表于 2017-2-5 15:09
# Z" X6 H3 G, }不好看而已，不影响性能

) v: L0 }+ s/ W. F是不会有影响  就是想做到统一格式 看起来舒服些，，有招么？？

CS.Su

不好看而已，不影响性能