HELP! Allegro package designer 问题

louis_liu

请教大家，如何在package designer里面放入一个电容，并且对这个电容进行 assign net， assign refdes？
2 k; W6 N2 i/ r  F# q  k大家都知道DIE,BGA是可以通过软件生成并且将二者的pin赋予 特定的net，但是如果要摆放一个电容在封装里面，allegro该如何实现呢？谢谢！
" e2 N: l/ W) Q

小蒙art黑豆

加元器件不多时，可以通过logic界面添加，最后再赋予网络，加的多还是画个原理图吧，要是没看懂可以微信我13823773314欢迎交流哦

denny_9

在导入 DIE 时就可以 把DIE的 net 定义好，导入sip 内，就可以有net了。

phoenix4301

x学习一下

锤子米啊

对于net赋予问题，我有个疑问：
1 {+ |  [. L! ]我们做多个PIN的芯片的package symbol时（比如BGA），通过DXF或其它方式创建的package symbol实际上并没有net。
导入sip封装设计的时候，该如何来创建net？（一个个的创建很麻烦）

pjh02032121

小蒙art黑豆 发表于 2016-8-2 21:04
加元器件不多时，可以通过logic界面添加，最后再赋予网络，加的多还是画个原理图吧，要是没看懂可以微信我1 ...

+ T0 F! T) o& B/ {正解！！！！！！！

amao

等10月新办公室装修好了，后面如免费授课，如你参加的话可以现场交流

amao

加分立元件不多时，可以输出netlist, 在netlist中修改加入网表中，再import一次网表就可以了网表的格式如下，看下就明白了。

% z: \, M- a7 |7 p3 c$PACKAGES
, z( B$ Z# j) U0 HBGA ! BGA ; BGA
DIE ! DIE ; DIE
$NETS
A9_PLL_VDD ; BGA.W6 DIE.231
A9_PLL_VSS ; BGA.Y7 DIE.229
* |3 \$ n7 Y) ~0 e- j- P; kADACL_VOUT ; BGA.A17 DIE.55
ADACR_VOUT ; BGA.B17 DIE.57
& K4 ~& W/ S% W0 l# @- d/ eADAC_VAA2V5 ; BGA.B20 DIE.70
ADAC_VREF_NEG ; BGA.D18 DIE.67
ADAC_VREF_POS ; BGA.C19 DIE.68
D_A0 ; BGA.AB6 DIE.223
8 M. i2 }; `' z: L& \4 [9 q

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