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发表于 2016-4-23 21:50 | 只看该作者 回帖奖励 |正序浏览 |阅读模式

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用cadence画原理图进行drc检查的时候出去这个error,Check Bus width mismatch,; D+ d' r* s. H+ R5 D8 v0 n
我已经把总线都删了,还出现这个问题,求问怎么办?8 w) V; a8 C: ^; a  N4 |7 x0 I, ?& [
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