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标题: DDR3_DQS0_P不是单向的么?是只由控制器产生的信号吧? [打印本页]
作者: zsuhh    时间: 2016-4-20 01:53
标题: DDR3_DQS0_P不是单向的么?是只由控制器产生的信号吧?
本帖最后由 zsuhh 于 2016-4-20 01:55 编辑 # c( ~7 h+ C9 l7 t; o

/ O) Q4 T! N% G. Q. @为什么在Hyperlynx DDRx Wizard的仿真中, 会出现由DDR3到控制器的仿真结果, 还fail掉了,如下图:8 w& \  A2 n3 t: r: q& [% O

2 b& |* c9 }" U# M+ H, |. G: V) f5 k2 \3 f8 _+ w7 J: O$ {7 r
同一行的错误定位在:
7 _% ], \; U- l- \$ Z2 j9 S/ Q. ? 2 b, D3 c; E3 Y. {' p  ^
作者: cousins    时间: 2016-4-20 08:12
dqs/dq有write和read cycle' w+ v: E/ x6 Q8 C6 h* R
源同步一定要有strobe和data才行。
% f3 ~; m- p5 ?: S9 t" s: i0 `不要把strobe和clk搞混了。clk是只能input给dram。- V/ C; {7 O5 j1 M2 s% q. t9 T1 c
write下dqs to clk时序要求为tdss tdsh
5 k1 R! I3 O- h0 M) `! O7 A  h+ B  |read下 dqs to clk时序要求为tdqsck
0 J5 g8 X; K+ c3 x4 g' z  c( ?  E5 m
作者: zsuhh    时间: 2016-4-20 12:01
完了,我那个仿真fail的问题,是不是影响很大?



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