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小弟最近一直想做高速走线，最重要的部分自然是DDR部分，先打理论基础是必然的，最近从网上收集了不少资料，结合实际的一些PCB案例学习总结如下。有错误的地方还望各位指出，也有一些不明白的地方，望各位指教。先谢谢了 $ Y& i n' A, x
叠层：常规叠层分为4,6,8层。 4层：SIG GND/PWR GND/PWR SIG 6层：SIG GND/PWR SIG SIG GND/PWR SIG 8层：SIG GND/PWR SIG GND/PWR GND/PWR SIG GND/PWR SIG 阻抗：对于DDR来说主要是50ohm 单线阻抗，100ohm 差分阻抗。USB的差分阻抗是90ohm,一些视频的单线阻抗是75ohm,音频好像也是75ohm。这个主要由走线宽带，材料介质，铜厚，差分走线间距等，介质到参考面的厚度决定。这个网上有很多计算公式，自己只要根据PCB厂家提供的参数，调整自己合适的走线宽带，间距即可，铜厚和介质到参考面厚度可以让厂家根据情况调整。
& _7 ^% s+ E& O' ^8 k" p0 H拓扑：主要是针对控制组信号线来说的，观摩了一些PCB后，主要常见的为T型结构和Fly-By结构。DDR2基本就是T型或者类T型的，DDR3有T型，也有Fly-By , F$ U% K0 m& K1 I7 b0 G
时间延迟：就是等长设计。说起来简单，却最难。好多不明白的地方。 基本准则就是：尽量同组同层，通孔数目相同，以CLK长度为参考，CLK线比其他控制，信号线适当长一点。
2 f: A- A# P- c/ ^/ [) E其中地址，控制线参考时钟，误差+/-50mil以内 DQS参照时钟 误差+/-100mil 以内(DDR3可以无视这一条，但是部分DDR3板子还是遵循这一条) DQx，DMx参照QDSx，误差 +/- 25mil 以内
' V$ S& i6 S; n+ @DDR2 结合实际的PCB板子来看，DDR2 走线基本符合上述规则。但是我也看到一个特例，看到一块demo用的是单片32位LPDDR2芯片，四组数据，其中第1,2数据组的0~15数据线走线长度才350mil左右，其他数据组和控制组基本控制1000mi以内。 不知道是否这种32位的LPDDR2是否有什么奥妙在里面。 DDR3 在T型拓扑中地址控制组还是和DDR2差不多， 在Fly-By拓扑中，地址控制组等长是指，总的走线等长，还是指每一段都要等长。比如，CPU (L1) M1 (L2) M2 (L3) M3 (L4)M4 是指控制组中的每根走线L1+L2+L3+L4的总长等长（如果是，就是可以无视每一段等长，这种无视程度是否可以任意），还是指控制组中的每根线的每一段L1,L2,L3,L4都要等长呢？ 虽说DDR3数据组QDS可以无视时钟参考长度，各数据组可以各自参照自己的DQS长度，但是是不是真的可以做到完全无视呢，比如我数据组1,长度500mil,数据组2长度800mil，数据组3长度900mil,数据组4长度1300mil,时钟长度1600mil。组内误差满足规格。请问这种无视是否可以达到这种完全无视的程度。
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串扰：增加信号线间距（>2W），绕线间距最好也要拉大（>3W），时钟线最好用地或者对地通孔与其他控制线隔开。 5 Q7 O0 k5 ^" r* `3 U
电源完整性：DDR要有完整的电源平面，然后就是去耦电容了等。 % ~8 h: \7 p6 _' ~
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发表于 2015-12-31 11:33
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发表于 2015-12-31 12:38