DDR3 T型地址线如何设置等长？

我lay个去

DDR3 T型地址线如何设置等长？
论坛找了很久就是没找到对的资料，如图4片DDR3 T型拓扑(走了一跟网络都在TOP层只作示范)，数据线我知道怎么设置等长（D0-D7，DM,DQS0_DP/DN为一组，组内等长误差+-25mil）........。
( ~- F, Z+ R* m4 N  n+ D但地址线怎么设置呢，加入了T点， 接下来如何分组等长？ 所有A到B的线为一组等长，B到C1的线为一组等长，B到C2的线为一组再等长？ 求耐心指教

我lay个去

12345liyunyun 发表于 2015-10-23 12:03
地址线A1-An：ab=cd=ef=fg所有地址线等长                        bd=df所有地址线等长
                  ...

1>hd所有地址线等长：   只设一个MGrp,创建pinpair 等长,这个比较好做。
( C$ |) K" v) G6 W2>bd=df所有地址线等长：一条网络就有2段这样的线，2对pinpair；25条地址网络，就有50对pinpair,这50对pinpair都做成一个MGrp吗？bd0,df0,bd1,df1,bd2,df2...........bdn,dfn这么多都做成一个MGrp？
3>ab=bc=ef=fg所有地址线等长： 一条网络就有4小段，4对pinpair；25条地址网络，就有100对pinpair,这100对pinpair都做成一个MGrp吗？ （ab0,bc0,ef0,fg0,ab1,bc1,ef1,fg1.......abn,bcn,efn,fgn  这么多pinpair都做成一个MGrp？）

再求大师们的解答        
3 i6 Z7 r4 t0 t

我lay个去

12345liyunyun 发表于 2015-10-23 12:49
3 H9 ?. G1 @! F) ^, ehd所有地址线等长，一个MGrp,bd=df所有地址线等长，一个MGrp,这两条必须要做，ab=bc=ef=fg所有地址线等长 ...

6 m1 I/ }$ w9 T1 |嗯，非常感谢！ 今天我就刨根问到底啊，还有问题如下：
      1> b点，f点貌似只能打过孔，加不进T点（d点能加入T点），难道要做一个封装？
6 z7 R  h9 V9 t/ t) G      2> 地址线网络间等长误差一般为多少？
      3> 若地址线网络等长误差为+-50mil的话，那我这样分3类去等长，每一类等长误差不是要缩小为+-17mil（50/3） ? 这样总的等长误差才是+-50mil.  （分两组hd,bd=df等长的话,每一组等长误差是不是为+-25mil?）.
. ]" E6 Q" z# p+ k( x% B, r      4> 上面讲的是通过一个T点分段来实现整条网络等长， 我看到有些方案没运用到T点，直接ha=hc所有地址线为一组等长，设置左边两边DDR3的等长就好了，右边不管直接copy 。这样是否可行？

12345liyunyun

我lay个去 发表于 2015-10-23 13:10
' v  A/ o4 I( j5 N' z  c嗯，非常感谢！ 今天我就刨根问到底啊，还有问题如下：
      1> b点，f点貌似只能打过孔，加不进T点（d ...

1 W; q! |  R/ x第一个问题，T点可以加的，你再试试，注意同一组线上的过孔数量必须一致，每个过孔都会带来很大的延迟，建议少打孔，包括数据线
第二、三两个问题，地址线间等长误差以手册为主，总误差要短，分配的话不是平均分配，bd=df这种要求要严格，尽量做到误差10以内，甚者是5mil
第四个问题，对称COPE是layout常用的方法，省事很多

番茄酱_cE557

Mark

Jessica2014

在作品展和藏经阁找了2天，终于在这里找到了答案！感谢！

Jessica2014

很好的帖子，学习了

mzxnhl

请教个问题，CLK的差分组内等长怎么做？CLK这对差分也是从主控到4片 DDR 的，像你这样走T型的号，总共3个T，不像DQS是直接pin to pin，CLK相当 于1对4，主要是差分组内怎么处理？

谢艳生

嗯，学习了; O

谢艳生

我lay个去 发表于 2015-10-23 16:26
搞晕了，要抓狂了

学习中。。

littlecb

学习了 太赞了！！

我要好好学习

学习学习

何培胜

v灌灌灌灌灌

xiaolong31624

学习了，没有搞懂

我lay个去

junjun1990 发表于 2015-10-27 17:14
: N9 X& r$ l; _8 E# C4片DDR相当于2x2片DDR，2片DDR需要多少空间，那么按照4片 同层，至少要保证2倍的2片DDR所需要的空间，我 ...

0 x( A0 e  H: W5 a, H嗯，学习了
. I- S" S. b, a( ^$ s6 b% @8 R

junjun1990

我lay个去 发表于 2015-10-27 17:06
4 e- o1 I5 |' w! M! Z* O8 G大师，一般DDR下面的空间要保证多少T型拓扑才走的出来？3mm?

2 x! \5 {# b* H4 m8 A9 L4片DDR相当于2x2片DDR，2片DDR需要多少空间，那么按照4片 同层，至少要保证2倍的2片DDR所需要的空间，我看你图片上有跟白色的线，是不是板框？如果是的话，你这点空间是绝对不够的。。。你还是问问硬件吧，问问DDR3有没有读写平衡功能，如果有的话，就可以用fly-by结构。

我lay个去

junjun1990 发表于 2015-10-27 17:01
* p3 j2 h/ K0 ~那走线注意同一面DDR器件下方的空间是否足够，如果足够的话，基本上就可以。

大师，一般DDR下面的空间要保证多少T型拓扑才走的出来？3mm?
( Y. w5 Z4 |8 U

junjun1990

我lay个去 发表于 2015-10-27 16:49
嗯，是的，背对背紧贴非常不错，只可惜这是平板，元器件都的在一面

& N9 y; G3 d" S/ H: N那走线注意同一面DDR器件下方的空间是否足够，如果足够的话，基本上就可以。
& p6 d- t2 a% b