DDR3拓扑结构疑问

None_feiyu

针对DDR3设计有如下两个疑问：

! U% K+ x! N  a  m1、DDR3地址命令等组线通常采用fly_by结构，那么该结构想对其它拓扑的好处是什么？有没有合适的文章推荐参考。
2、有些DDR3不支持读写平衡，那么是否仍然还是采用fly_by结构呢？

! u4 {& P1 f$ Z7 S8 `1 ]/ {
希望各位热心的网友帮忙解答，谢谢。

None_feiyu

honejing 发表于 2015-9-23 22:09
6 J7 {& H9 W* v( c, `8 ~5 W! ~# i1. ... DDR3支持『读写平衡』
8 I% Z! x4 I: A- `請問读写平衡是甚麼意思？這個術語對照的英文是甚麼？

Honejing：
针对第1点参考楼下Kevin回复，谢谢。
. \' J; w' l* l# V) @+ c6 v- a他的回答比较详细了。

None_feiyu

kevin890505 发表于 2015-9-23 22:30
个人理解：write& read leveling的主体是controller，大体过程可以从JEDEC标准里面看到，大体是通过控制 ...

; d+ q7 z8 T, x1 b0 ]  J谢谢Kevin。
" U- E" f" e5 d# C还得继续努力学习。

kevin890505

None_feiyu 发表于 2015-9-23 14:33
' ^7 s) A$ V6 K2 U" s* y谢谢 Kevin。
另：
6 R& M3 q& B3 p; e      1、DDR3支持读写平衡，在DS里面是以支持 Write Levelization Supported为准么 ...

) s- [( j1 {; t. ?个人理解：write& read leveling的主体是controller，大体过程可以从JEDEC标准里面看到，大体是通过控制器和DRAM之间进行多次反复的training，来得到控制器到每个DQ组(不能说颗粒，因为X16的上面包含两个byte，需要分开计算)的不同延时，然后在写入数据时根据这个校准的结果进行不同延时，保证8Xn位数据的统一到达，写过程也是根据这个校准结果来延时的。
1，这个可能是一种习惯，从上面过程不难看出，其实write leveling & training是主过程，支持的同时应该是支持read leveling的，所以就成这样子了，我猜的，不确定，没仔细研究过；
7 {! a4 \4 A' w$ C" f2 O2，是的，同样从分析结果可知，如果你有4个颗粒，延时不一样，但是你没用T型拓扑而是fly by，那么4个颗粒之间的延时肯定是不一样的，那么在地址控制命令依次到达后，数据写入和读取就完全对不齐，乱的，肯定没法用了，当然不排除速率低到一定程度是可以用的；
4 N5 d; k  \% P/ h) d" h" T7 B3，口语了，是的，真打板就浪费表情了。
. m  i, ~# ], ?

honejing

None_feiyu 发表于 2015-9-23 14:33
( h$ @3 b0 [+ X& a) j, E4 ?谢谢 Kevin。
1 T5 b# |9 |: v; [另：
/ L2 w9 Z0 T# [1 _2 J2 U' c      1、DDR3支持读写平衡，在DS里面是以支持 Write Levelization Supported为准么 ...

1. ... DDR3支持『读写平衡』
請問读写平衡是甚麼意思？這個術語對照的英文是甚麼？

& X2 K0 w- U$ a
2. 對 DRAM 顆粒而言，只要它支持 Write liveling，那就可以用 Fly-by topology。

* ]- d: b) R+ g& n7 D' c' S

- X6 j7 f( r5 c
% f9 g  R2 d7 _* P! z  Q+ i

kljy911

DDR3的数据同步怎么做？常规存控初使化、控制流程有相关资料吗？

None_feiyu

kevin890505 发表于 2015-9-23 13:19
1 ?" u# |3 |6 ]1，fly by相对于其他的更理想，因为到每个颗粒的分支最短（要layout做好当然），但是要求DDR3支持才可以.在 ...

' U* A" \% {9 c- y3 N' X谢谢 Kevin。
另：
      1、DDR3支持读写平衡，在DS里面是以支持 Write Levelization Supported为准么？（可以参考图片截图）
3 I5 J8 m* s- L
+ E# }2 n) K& |! t6 ]9 {: |          很少看到有Read&Write Levelization Supported。
   
1 |5 N0 O9 j; x8 Q1 w      2、假定不支持读写评审的DDR3，那么是否就不能够采用fly_by拓扑，而是T型拓扑？

, v* {) B( U, E) Z6 h5 u0 s# \
/ A6 U+ P$ O/ w( r% q      3、你说的洗白，我理解为板子白打了 对吗？
- q- f, [* R) V' a7 o. s

kevin890505

1，fly by相对于其他的更理想，因为到每个颗粒的分支最短（要layout做好当然），但是要求DDR3支持才可以.在小于等于2个颗粒时候相对于T点没突出优势，但在多个颗粒比如4个8个的时候效果就明显了。
5 ^8 K5 S: y, Z5 A2，不支持读写平衡的，用了你就洗白了，画之前一定要肯定这一点。
6 f& w; a: t# A9 s& a3，同组同层主要考虑得是串扰和过孔长度问题，对于小于800M的，如果你能把层叠阻抗，和其他信号线的间距控制好，不同组同层也没问题，只是信号质量比起同组同层差些，但是余量还是很大。速度再高，就不要冒险了，当然如果把过孔长度计算，然后再把间距阻抗控制好，可能是可以的，但没试过，哈哈，冒不起险。

carol8688

學習

菩提老树

对于第二个问题，我猜十有八九是一个有经验的工程师做的，因为在他们那里默认就是fly-by啦！

中臣

資料全英文啊，看著頭疼，

天天在线

学习

None_feiyu

超級狗 发表于 2015-9-23 09:09
. j% [4 |* q/ Y' \5 J, F6 r( m踢哀（TI）技術文檔 - DDR3 Design Requirements for KeyStone Devices

6 e( ~* {. F* C5 l8 d谢谢版主大大。
7 `4 E% \( V3 Q. [另：
9 r( z5 z; d- u, p. F
     1、通常DDR3走线会要求信号分组，且要求同组走线保证在同层，但实际上看过一些板子Layout，发现同组信号线完全在同层的几乎很少，请问同组走线保证在同层要求是否过高？
6 c8 ?. o4 K7 h: b3 h2 ^3 U- e" H
     谢谢！

超級狗

踢哀（TI）技術文檔 - DDR3 Design Requirements for KeyStone Devices