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EDA365电子工程师网»技术社区 › 电子技术社区 › SI/PI仿真论坛 › 求大神指点DDR3的DQS问题
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[仿真讨论] 求大神指点DDR3的DQS问题

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雪狼007

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发表于 2015-4-13 16:49 | 只看该作者 回帖奖励 |正序浏览 |阅读模式

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本帖最后由 雪狼007 于 2015-4-13 16:56 编辑 8 ?% [6 M& H* `& H4 [

; `+ ]+ u" Y( r/ s在读数据时，DDR生成DQS向CPU发送，以高低电平的中点为触发点，上下沿为分割点
; e4 l1 \. y6 I+ y7 ?在写数据时，CPU生成DQS向DDR发送，以上下沿为触发点，高低电平的中点的分割点0 n! K: Q. f) v- v% G: {' L% M
这二句应该怎么理解呢？第一句到时可以理解，因为数据和DQS同步生成，且与时钟同步。; K5 t& @0 g( d. \' h1 c/ k$ T! h
第二句就理解不了，觉得CPU怎么确定生成DQS的时间呢，生成的DQS和时钟同步吗
* ~# T# N4 a( z  `还有理解不了源同步的意思，求大神通俗明白的讲解。& t0 o% t# S8 p8 N
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 楼主| 发表于 2015-4-15 12:01 | 只看该作者
百度到的，换个理解方式，哈哈，终于理解了
3 Q8 {+ x( l2 O; X1.对于Command和Address由clock的上升沿对数据进行采样，数据方向为Memory
' M( X. w/ A. _; U* {controller-〉Memory  _, z, r9 H# Z) p6 l- }
2.对于Data (DQ)由DQS采用源同步的方式同时在上升沿和下降沿对数据进行采样 ，* N9 V$ \  g$ s9 t" ~& L
即当Write命令时 数据方向为Memory controller-〉Memory Module，DQS相对于DQ为
% u  c% F) V/ f/ E2 w  O- J+ \8 Vcenter align，当Read命令时数据方向为Memory Module -〉Memory controller， DQS相对# S* }( r* j+ O
于DQ为edge align，在Memory controller端会对DQS或者DQ作一个90度的相位偏移。( b& ^. q% N8 A4 b7 r  G
* D" {0 z% \6 l3 D$ E+ s) `

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发表于 2015-5-21 08:01 来自手机 | 只看该作者
楼主好资料。下来学习一下

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 楼主| 发表于 2015-4-15 11:56 | 只看该作者
cousins 发表于 2015-4-13 17:06
2 m, g& K! D+ E* q7 _同一个DQ触发器发出同步信号，DQS经过delay line与DQ构成触发，就是源同步。1 V3 K+ `( E8 Q- u
当然实际设计过程中DQ，DQS都 ...

+ u; O$ @3 Z( U+ M" ^4 e呵呵，以前没做过高速数字电路，大神的话理解不到塞，努力百度了一个，终于明白了! \3 v4 H6 i9 v, h1 X+ v& }

系统时序基础理论.pdf

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 楼主| 发表于 2015-4-14 12:42 | 只看该作者
cousins 发表于 2015-4-13 17:062 n7 c0 n4 V& X
同一个DQ触发器发出同步信号，DQS经过delay line与DQ构成触发，就是源同步。6 ], C  _6 I* M. ?8 j
当然实际设计过程中DQ，DQS都 ...

8 G2 F% @9 u9 J! m# b( V- Y2 z4 d我现在是理解到CPU读DDR了，可不可以把CPU写DDR看成DDR向CPU读呢，只不过不是DDR启动提出来的DQS还是向数据，时钟同步生成的，只不过到了DDR的时候，由于走线长度等原因不同步了呢？/ m9 x/ l, }  B% Y( N

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 楼主| 发表于 2015-4-13 17:09 | 只看该作者
shark4685 发表于 2015-4-13 16:54% Q* r# D( T+ i( l# @7 f
问题呢？007
- K; l$ i; l9 I4 n2 a9 e
不好意思，刚才没写好就失误发表了/ h- r) M! t8 q4 t0 ]

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cousins

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发表于 2015-4-13 17:06 | 只看该作者
同一个DQ触发器发出同步信号，DQS经过delay line与DQ构成触发，就是源同步。
+ E# y0 D  o# l" L当然实际设计过程中DQ，DQS都可以做delay，只要满足DQS触发给与足够的建立保持时间就可以。
9 e, j; z3 h) A' ]0 wDQS与时钟在源触发器的地方是同步的。

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雪狼007
呵呵，以前没做过高速数字电路，大神的话理解不到塞，努力百度了一个，终于明白了  详情 回复 发表于 2015-4-15 11:56
雪狼007
我现在是理解到CPU读DDR了，可不可以把CPU写DDR看成DDR向CPU读呢，只不过不是DDR启动提出来的DQS还是向数据，时钟同步生成的，只不过到了DDR的时候，由于走线长度等原因不同步了呢？  详情 回复 发表于 2015-4-14 12:42

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cousins

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发表于 2015-4-13 16:55 | 只看该作者
不管是读还是写，数据建立是以AC门限，数据保持是以DC门限来触发。8 B( l( ~1 F$ S" M2 R
你所说的是理想的分析，不是实际测试的结果，也不是ddr寄存器建立保持的时间。
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shark4685

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发表于 2015-4-13 16:54 | 只看该作者
问题呢？007

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雪狼007
不好意思，刚才没写好就失误发表了  详情 回复 发表于 2015-4-13 17:09

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