FPGA的LVDS与ADC互联问题

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' k, G3 a3 m1 [) ~最近用到一款LVDS接口的4通道AD芯片，型号AD9287，时序图有点没明白：

CLK+/-由FPGA的IO输出到AD的时钟输入；
% C  }5 F5 a/ K* Q9 kD+/-   由AD芯片输出到FPGA的差分输入；
; B1 t2 O; Z; D& Y9 A3 |FCO+/-由AD芯片输出到FPGA的专用时钟管脚；
正常的LVDS通讯貌似只要上面三个就可以了吧？
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! \! L9 F  }  P$ `+ B5 q/ a" X那么，DCO+/-呢？有何用途？不用的话如何处理？
' y) k: v9 J9 F3 O/ u能否理解为:ADC与FPGA也可以采用DDR LVDS方式，使用DCO+/-作为时钟输入？

第一次用LVDS，望各位大神前来指点！谢谢！

w5555456

zgq800712 发表于 2014-12-3 00:13
可以发到FPGA区，上面多是差分信号。DCO+/-你可以认为AD9287芯片内部吧CLK+/-倍频了4倍，这样在一个CLK周期 ...

0 E' G) h% h* b你好，我用的是Altera的FPGA，quartus里面有ALTLVDS模块，可以实现数据的解串。
4 U/ Z5 \; J$ [% @6 O  P2 u          我理解是接收的LVDS模块部分，只需要CLK输入和DATA数据即可，LVDS模块会根据选择的解串因子自动倍频再采样，然后转化为并行输出的数据。
          不知道上面的理解是否正确？如果用这种模式，那么DCO的用途何在？
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zgq800712

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可以发到FPGA区，上面多是差分信号。DCO+/-你可以认为AD9287芯片内部吧CLK+/-倍频了4倍，这样在一个CLK周期就是4个DCO周期。  DCO时钟类似DDR它的双边沿多传数据的，所以4个DCO周期8个时钟边沿就可以传送完ADC的转换出来后的8位数据。

' ?" f& ?) W& ~) g6 t2 k时序你也看到了FCO逻辑0或者说下降沿后 有4个DCO边沿（双边沿），这个就是ADC的高4位数据。
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