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EDA365电子工程师网»技术社区 › 电子技术社区 › Allegro&Orcad PCB论坛 › 请教关于via(same net)constraint设定
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请教关于via(same net)constraint设定

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发表于 2014-6-16 16:59 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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如图一当两颗VIA的距离并未相互碰到DRILL孔时,系统的DRC就会显示出来
" v; H5 t0 F) U) l8 L' `相变为图二与图三时VIA的距离已经相互碰到DRILL孔时,反而无法显示DRC
3 y* @2 p0 u) U; v' N* S0 S" N) E5 T8 N请教如何让图二与图三也能够显示出DRC 谢谢
( _4 j. y! I1 t4 {; `, X: y7 r. C* X( z6 V: b5 @

  E; a5 t* I# d0 E6 r1 J

2014-06-16_161208.jpg (114.79 KB, 下载次数: 0)

图一

图一

2014-06-16_161245.jpg (75.88 KB, 下载次数: 0)

图二

图二

2014-06-16_161635.jpg (21.33 KB, 下载次数: 0)

图三

图三
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爱不单行1887

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发表于 2014-7-7 17:00 | 只看该作者
打开Allegro Constraint Manager中的Physical里的BB Via Stagger 下的Min值设置成10mil，再把Physical Modes 的Min blinds/buried via stagger 打开。

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