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本帖最后由 hawkgreen 于 2013-12-20 11:56 编辑 4 {" K# w. _- h4 [- ^7 }; ?
- q" H$ ? d: F, `4 c
请各位帮指点下：$ C& o- z8 O" C% [- ?
为什么我打孔到电源平面，VIA和电源平面不连接呢？以前做的VIA就连接！！请各位帮指点下
! \3 R) {, Y, H0 d0 e情况说明：在第四层的电源层分割出了一个+3.3V的平面：如图一2 d( G- `& _8 L; g; a+ }% v" S
7 y+ ^; V$ F: B0 m' n6 ~% `
! H: s( @$ ]$ D( e然后我将芯片电源管脚+3.3V通过VIA到背面接上去耦电容，如图二：
1 `2 w; L' G! |& S1 Z6 v8 z* Z6 ?' X
; j0 q# R9 l5 k$ j0 N) l
可视该电源管脚连接的VIA 不和 我分割出来的 +3.3V的平面连接，而以前做的一个VIA就和该+3.3V电源平面连接，如图三：7 X' a1 t4 W: N6 T5 u
0 |: V! ? |' h4 W2 _8 I3 J' [5 O, Q: U/ g# H2 J( N
图4：对比左上和右下两个VIA，他们属于同一个网络，右下的就和电源平面连接，左上的就不连接，为什么？T_T
- Z2 ]( `* B0 r8 q5 k* N8 b请各位 帮看下，这是什么情况？3 c9 x6 g o8 H/ L
我可以确定网络定义都是对的。
3 I5 f) N% u( i2 y2 h- e; l% D# r0 c6 O2 @4 M, j, h# c2 O) E M
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发表于 2013-12-19 09:55
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