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EDA365电子工程师网»技术社区 › 电子技术社区 › PADS论坛 › 关于ddr时钟与地址，控制/命令走线的偏差范围的问题
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关于ddr时钟与地址，控制/命令走线的偏差范围的问题

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loveluo

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发表于 2013-12-7 18:59 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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      有资料说：CLK需200ps左右的附加延时才能与地址，控制/命令的时序对齐，要求CLK差分对要比地址，控制/命令的走线长1000-1200mill；又有资料说：地址，控制/命令需以CLK为参照走线，走线长度的允许偏差范围要小于100mill。9 I! u5 J4 u" h6 i% X" q. J
    不知这两个明显矛盾的布线规则，哪一个正确，或者是因为总线频率不同，有这两个不同的要求。望大神赐教！! c0 K* b9 S9 n) o3 _6 ^! G
   
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jimmy

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发表于 2013-12-9 11:24 | 只看该作者
根据具体的芯片资料来。好好看datasheet.
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loveluo

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 楼主| 发表于 2013-12-9 20:22 | 只看该作者
哦，这样呢，thks，jimmy大师！

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gdysg

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发表于 2013-12-10 12:45 | 只看该作者
jimmy大师！DDR的Datasheet有那些关键点和要素要看呢？对布线有帮助的？

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jimmy

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发表于 2013-12-10 13:12 | 只看该作者
从头到尾翻译成中文，你就懂了
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gdysg

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发表于 2013-12-10 13:26 | 只看该作者
翻译过来的准吗？有点难度

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