紧急求助:DDR3的布线长度要求？

chuxuepcb · 发表于 2013-1-15 09:35

EDA365欢迎您！

您需要登录才可以下载或查看，没有帐号？注册

x

本帖最后由 jimmy 于 2013-1-16 12:31 编辑

我有个DDR3的板子只有一片DDR3，走的菊花链。时钟线长度1570mil，请问我走数据线范围1550~1590mil，地址控制线范围1920~1970mil, DDR3能跑到1G吗？我们要求起码跑到800M。请各位大虾赶紧回复，谢谢！

chuxuepcb · 发表于 2014-1-20 09:45

jimmy 发表于 2014-1-18 15:41
: w0 N# b' G0 o+ ~因为在时序范围内呀

只有一片DDR3的时候，高八位一组、低八位一组，高八位组内等长，低八位组内等长对吗，高八位和低八位在等长方面有关系吗？？我看到您的书里面是这样分组的。

jimmy · 发表于 2014-1-18 15:41

chuxuepcb 发表于 2014-1-17 14:54' [! q. `1 \ i( h4 I) G- m4 O/ M# I6 }/ _
没超过600mil 就不需要走等长的吗？不太懂

因为在时序范围内呀

chuxuepcb · 发表于 2014-1-17 14:54

没超过600mil 就不需要走等长的吗？不太懂

与你同行 · 发表于 2013-1-15 09:38

期待中！

jimmy · 发表于 2013-1-15 09:42

没看到PCB，从你的设计规则上看数据线还需缩短至25mil的误差。
推荐：1550-1570

dhgchina · 发表于 2013-1-15 09:46

对DDRIII lane组内等长为5mil、不同lane组内等长为100mil、地址、控制、时钟线（菊花链结构）的等长范围为20mil，时钟和数据没有严格的要求，所有差分线的等长范围为2mil。
等长满足3W原则，时钟4W;

chuxuepcb · 发表于 2013-2-5 15:05

本帖最后由 chuxuepcb 于 2013-2-5 15:06 编辑

jimmy 发表于 2013-1-15 09:42 $ d' |5 Q- I k
没看到PCB，从你的设计规则上看数据线还需缩短至25mil的误差。% y3 ~$ \% ]" v
推荐：1550-1570

请问按您说的改正后，其他线的长度还要调整吗？控制线和地址线较长

chuxuepcb · 发表于 2013-2-5 17:02

chuxuepcb 发表于 2013-2-5 15:05 3 e6 A/ ~3 A# V6 q9 h) l& L0 X5 t
请问按您说的改正后，其他线的长度还要调整吗？控制线和地址线较长

地址控制线一组，时钟和数据线一组，此2组线满足同组间等长就可以了，不同组间没有严格要求。能这么理解吗？

lcfcl · 发表于 2013-2-13 22:18

谢谢分享

rx_78gp02a · 发表于 2013-2-13 23:01

数据尽量短，ddr3对时钟和数据没有长度关系。

mishuangxi · 发表于 2013-2-14 17:33

chuxuepcb 发表于 2013-2-5 17:02 + Z9 Q6 V+ j1 i' ~ c, p, {; A1 O. g7 x
地址控制线一组，时钟和数据线一组，此2组线满足同组间等长就可以了，不同组间没有严格要求。能这 ...

地址线，控制线，时钟线及其它的线为一组,此组线满足同组间等长,误差为+/-50mil

chuxuepcb · 发表于 2013-3-27 15:23

rx_78gp02a 发表于 2013-2-13 23:01 5 f$ d; J' }+ x9 P, f5 i3 `: _
数据尽量短，ddr3对时钟和数据没有长度关系。

那时钟、地址线、控制线有什么关系？

chuxuepcb · 发表于 2013-3-28 10:39

jimmy 发表于 2013-1-15 09:42
/ N- ~- o2 ]) ?( ~9 f没看到PCB，从你的设计规则上看数据线还需缩短至25mil的误差。, Y+ o& Y* w6 f. |: `
推荐：1550-1570

我还有个板子一颗DDR3菊花链式，芯片向DDR3出线都是在顶层，接近DDR时会有打孔换层（都是地址线和控制线，数据线没有换层），统计了一下，数据线最长的是1276mil，我等长数据线为1256-1276，CLOCK差分线1455，地址、控制线最长的是2145最短的是1500，还没走等长，我看长度差很多啊，不知道怎么控制误差，请指教。

jimmy · 发表于 2013-3-28 12:13

chuxuepcb 发表于 2013-3-28 10:39 * R% k8 w+ T# U/ h- V; }
我还有个板子一颗DDR3菊花链式，芯片向DDR3出线都是在顶层，接近DDR时会有打孔换层（都是地址线和控制线， ...

数据线最长的是1276mil，我等长数据线为1256-1276，CLOCK差分线1455，地址、控制线最长的是2145最短的是1500

按以下数据进行：

数据线1256-1276

时钟差1455

地址、控制线最长：1800-2145

chuxuepcb · 发表于 2013-3-28 14:28

jimmy 发表于 2013-3-28 12:13
: Y, p$ J0 I. C/ O/ f. ^5 j" K# `' L数据线最长的是1276mil，我等长数据线为1256-1276，CLOCK差分线1455，地址、控制线最长的是2145最短的是1 ...

非常感谢！另外，我看到有的网上说CLOCK和地址线控制线等长，对吗？

rose_333 · 发表于 2013-3-28 14:36

呵呵，我们也是只一个DDR3，没有走等长。因为最长的走线也没有超过600MIL。

慕小北 · 发表于 2013-3-28 15:37

rose_333 发表于 2013-3-28 14:36
6 ~8 c9 [" o9 C8 o& ]呵呵，我们也是只一个DDR3，没有走等长。因为最长的走线也没有超过600MIL。

感觉有些线一头细一头粗的，这样不好吧？

		自动登录	找回密码
密码			注册

紧急求助:DDR3的布线长度要求？

EDA365欢迎您！

评分

点评

评分

点评

推荐内容 /1