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EDA365电子工程师网»技术社区 › 电子技术社区 › FPGA/ASIC/CPLD论坛 › IP核ALTLVDS_TX的仿真问题
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IP核ALTLVDS_TX的仿真问题

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chenxi

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发表于 2013-11-8 14:31 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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大家好：
; p4 u. y3 a9 @% t# a: f8 K9 r. E: E     我用modelsim对IP核ALTLVDS_TX进行了仿真，仿真结果如下图所示：
/ ]+ k+ I- a2 f' m. r9 C+ o& t       ( @3 t8 Y; C  t! [6 T, A( r
     
9 g9 _$ ]- s. q" K    我想请教各位高手，为什么tx_out刚开始一段时间一直为00，而且tx_outclock刚开始也没有波形？是因为IP核的延迟吗？
. W: F/ Q# h. n1 p    另外，tx_out有变化时，刚开始为什么连着一直是01 11 01 11 01 11，后面才开始正常（因为tx_in为01011100，我设通道数为2，串行化因子为4，正确结果tx_out 应该直接输出01 11 00 10）
; H9 G7 V' [1 N) v2 A4 Y' l0 U   下面我附上我设置IP核的界面：
- B: }6 c4 N' V6 c1 l0 e   
; P% Z/ [* g/ O- r& G2 u+ B1 ~& e   
. b3 [" }  Z; I8 _. _5 K
2 k; ^% B4 f( T+ b+ D6 G$ j 6 Q) a5 s2 S% S6 ~+ l) A
万分感谢！
+ `  N6 A# b7 `6 \: P: X% }6 s  J8 S; D2 c7 g; o
不知道为什么，图片弄不上去，如果有人懂，可以回复下我，我用别的方式把结果发给你，谢谢！
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