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本帖最后由 yuju 于 2013-7-18 23:45 编辑
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2 Y6 E- h* B! E. ^8 s) n& _Cadence解决方案助力创意电子20纳米SoC测试芯片成功流片 @. I' c- g2 I; g1 b g2 G. x
" {1 |0 u3 ^" W) O 出自：IC设计与制造 2 s- D" M1 u& T* }9 A( Z
% U7 \' O U' z& [ Y: z$ tCadence Encounter数字实现系统与Cadence光刻物理分析器* |! f7 b0 T \& ~. l
+ d5 X/ X: H3 [5 }7 o可降低风险并缩短设计周期
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全球电子设计创新领先企业Cadence设计系统公司(NASDAQ:CDNS) 今天宣布，设计服务公司创意电子（GUC）使用Cadence? Encounter?数字实现系统（EDI）和Cadence光刻物理分析器成功完成20纳米系统级芯片（SoC）测试芯片流片。双方工程师通过紧密合作，运用Cadence解决方案克服实施和可制造性设计（DFM）验证挑战，并最终完成设计。3 @* B5 A5 t _) s
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在开发过程中，创意电子使用Cadence Encounter解决方案用于支持20纳米布局布线流程所有的复杂步骤，包括双图形库的制备、布局、时钟树综合、保持固定、布线和布线后优化。创意公司还使用Cadence Litho Physical Analyzer （ 光刻物理分析器）用于DFM验证，将20纳米工艺变化的不确定性变成可预见影响从而有助于缩短设计周期。) c0 p) G, M L5 O$ ]) t
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“我们选择Cadence作为这项开发的合作伙伴是由于Cadence在高级节点方面具有被证实的经验，” 创意电子设计方法部总监曾凯文先生表示。“台积电工艺20纳米SoC测试芯片的成功流片是双方紧密合作和Cadence Encounter与DFM解决方案高性能表现的直接成果。”9 m6 Y2 U! g8 n x8 m
! ]7 {, M, G; Z1 L$ e# c$ Q “随着客户转向20纳米，他们正面临新的挑战，例如双成形和工艺变化等都大大增加了风险，”Cadence Silicon Realization集团研发高级副总裁徐季平博士表示。“Cadence已在实施和DFM验证工具方面解决了这些高级节点的挑战。公司正与合作伙伴紧密协作来验证这些新流程以降低风险，使其更容易让客户胸有成竹转向20纳米制程节点。9 c: g0 {- g8 _
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发表于 2013-7-18 23:44
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