请帮我看看如下代码如何编译不通过

freeunix · 发表于 2013-2-7 09:12

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各位好：
   我在学习FPGA。有一个教程市容ALTPLL做定时器，代码如下：
'timescale  ins/10ps
module address_gen (clk,reset,enable,control_word,address);
input clk,reset,enable;
input [5:0]control_word;
output [11:0]address;
reg [11:0]address;
always @(posedge clk or negedge reset)
begin
   if(reset == 1'b0)

   begin
   address<=12'h000;
   end
else if(enable==1'b1)
   begin
   address <= address + {6'b0,control_word};
   end
else
   begin
   address<=address;
end

end
endmodule
在创建设生成符号表的时候总是报有4个错误。
运行环境是QUARTUS 11 WEB版，XP SP3