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orcad同步到allegro的问题

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发表于 2011-1-14 15:48 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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各位高手,请教一个问题,在下将一个orcad和pads完全同步的原理图和PCB,想转成orcad和allegro文件之后再同步,已修改完很多问题后,能生成网络表,但是不能同步到allegro,强行同步后,所有的无件丢失,但走线还在,manual place里面提示所有的元件处于未放置状态,在同步的时候提示下面这些问题
6 B' ^, U7 P) F( U4 H6 Y) HWARNING: P7 component device pin number mismatch; cannot replace.; w/ b  |& X# l& D0 X1 g, D6 E
#1   ERROR(SPMHNI-191): Device/Symbol check error detected.
2 Z0 T3 l# V0 W0 HERROR(SPMHNI-197): Symbol 'C0501' for device 'C_2_C0501_100U/35' has no refdes.) q9 F- i% v3 b4 z
#2   ERROR(SPMHNI-191): Device/Symbol check error detected.) z' u+ n" a4 E$ M# Y# C( q3 v  B, P
ERROR(SPMHNI-197): Symbol 'C1004' for device 'CAP_C1004_470U/35' has no refdes.: U% l: A, ~5 Y5 s
#3   ERROR(SPMHNI-191): Device/Symbol check error detected.3 F! ^8 X# k$ o4 W2 o$ G7 q' N
. P) S: z2 I8 L4 {
请问各位大侠出问题的原因是什么,怎样解决???) ]; E8 O8 G( V  W5 Q# M
在小用的是cadencd16.3
) ~  n2 F+ X6 T9 T, d5 x" ~1 R& P* p) R  k) V" N
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发表于 2011-1-14 22:11 | 只看该作者
Symbol 'C0501' for device 'C_2_C0501_100U/35' has no refdes., f0 `" y( M3 [
=======================================( Z0 ^# f0 l  b% m& y9 W
请问你是看不懂英文还是怎样?
250 字节以内
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 楼主| 发表于 2011-1-24 14:56 | 只看该作者
导入pads格式的PCB 导入到allegro之后再与orcad格式的原理图同步的全过程经验总结
. L; u) b  o) X" c( u+ ?. t步骤; K6 |2 v6 U2 z; m/ o2 n/ m3 {
1,先将orcad原理图与pads PCB严格同步,同时保证pads的每一种元件的库都有元件序号和值的label(两个label),不然会出现同步allegro传送网络表时会出现没有标示的问题6 ~$ a! w3 K" T6 B( k
2,pads输出powerpcb3.5格式的asc文件
6 m3 q0 p' t& `7 O4 W3,在allegro里面导入asc文件5 \4 z4 H& k4 b
4,在allegro导出库文件
0 D5 s' J; Z" |9 O, J3 @5,在用户设置里面,设置焊盘和flash的两个库文件的路径,都指向刚从allegro导出的库
6 k/ e0 D5 {/ f% [8 p7 b  m6,打开orcad,输出网表,选择要同步的allegro PCB,并指定要生成的allegro PCB/ O# Z& \. P/ L! E- P0 C
7,执行同步。(此过程会产生很多问题,大部分的问题原因是,. U, G0 N$ m7 `: J$ F5 g) u! q4 b' {
                           原理图的焊盘个数与PCB库焊盘个数不一致,   修改原理图,保证与PCB库一致3 J& K- d: o% z) ^' Q( e
                           原理图封装信息也PCB不一致或有非法字符 如。+?、/等符号,重新修改原理图封装信息,并保证与PCB库一致
( G/ n9 {- k7 R- s  X                           原理图库元件信息里面的路径信息也不能有非法字符。+?、/等符号,解决此问题只得重新做库和调用cadence- u& \% z- `  `9 Z; N, d$ a& I2 v
                           源库替换掉原来有非法路径信息的库元件
. A2 z' G8 F) g9 Z                           元件的引脚也要严格区分,如某个引脚定义为output 则该引脚不能连到地。这也会造成同步失败
* A4 ?- v8 \6 Y                           元件的引脚名和引脚号不能分别不能与另一个引脚有重复的部分)
+ S8 {; ^+ u# S& C: e4 S% }" R  _% z. f% r' B, ?5 Z

! E4 z& ~2 g$ \9 V

点评

归纳下,就是借用不同软件的库文件,再正常导入设计。这也是各种不同软件设计杂交设计的标准方案,而布局文件及走线可以后期导入。当然库文件都是需要优化的,特别是走pads->allegro流程的转换方法。  发表于 2013-3-1 18:14

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发表于 2011-1-27 08:42 | 只看该作者
ding

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发表于 2013-3-1 17:54 | 只看该作者
祝自己在的新的一年里,开心快乐多,伤愁离别少。
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